- 买了现成的FPGA开发板做毕设,用来采集温度,直接找代码就可以了吗?还用不用仿真? (0篇回复)
- 哪位大哥有max II的emp1270t14415n 的资料哇 (0篇回复)
- U3D和VRP平台三维虚拟仿真制作,虚拟仿真在线教育 (0篇回复)
- ddr的ip 我使用的是16位宽 这个ip内部的fifo最多容纳的容量是多少啊 (0篇回复)
- ddr里面有一个从ip过来的输入信号rd_data_valid 我想用chipscope抓它 (0篇回复)
- FPGA-Based Traffic Sign Recognition for Advanced Driver Assistance Systems (0篇回复)
- Adaptive Parallel Computation for Blind Source Separation with Systolic Archi... (0篇回复)
- A Storage Architecture for High Speed Signal Processing Embedding RAID 0 on FPGA (0篇回复)
- FPGA implementation of fractal patterns classifier for multiple cardiac arrhy... (0篇回复)
- FPGA Simulation of Linear and Nonlinear Support Vector Machine (0篇回复)
- FPGA Design of an Intra 16 × 16 Module for H.264AVC Video Encoder (0篇回复)
- Synthesis of Nonlinear Control of Switching Topologies of Buck-Boost Converte... (0篇回复)
- 关于system generator的错误问题 (1篇回复)
- 求助 (0篇回复)
- synopsys vcs (0篇回复)
- 求解改变reg位宽导致结果不同 (2篇回复)
- quartus调用modsim仿真时报错,如何解决 (1篇回复)
- 关于fifo实际的深度问题 (0篇回复)
- 低价高质承接FPGA、MATLab等毕业设计、各种项目 (0篇回复)
- 低价高质承接FPGA、MATLab等毕业设计、各种项目 (0篇回复)
- 有谁用过DSP Builder的HIL模块的? (0篇回复)
- ISE9.2 FFT核 4.1 做1024点FFT输出结果是错误的 (0篇回复)
- 红线,蓝线,黄线,白线接JTAG的哪个端口。。。 (1篇回复)
- 仿真工具modelsim使用教程 (9篇回复)
- FPGA项目外包,长期有项目 (6篇回复)
- 洗衣机定时器的VHDL设计 (2篇回复)
- crossbar路径约束的问题 (0篇回复)
- 简单来说,做哪些综合设置可以使得时钟能够跑得更快 (0篇回复)
- 简单来说,设置哪些综合参数能使得时钟跑得更快 (0篇回复)
- CPLD电路设计 (0篇回复)
- 设计数字电路的核心问题 (1篇回复)
- 自我激励的几句话 (0篇回复)
- 对程序员来说 最艰巨的十件事! (0篇回复)
- MSP430F147单片机软核实现与使用 (0篇回复)
- 考你逻辑问题,中兴面试题之一,大家都来画画电路 (2篇回复)
- 请教一下 现在ISE 13.1破解稳定可靠了吗? (1篇回复)
- 位同步时钟的提取 (4篇回复)
- ISE中的DCM的输入时钟从哪儿来?晶振? (2篇回复)
- DCM的疑问 (1篇回复)
- 在DCM中 如果要求的时钟频率不在其范围,怎么办 (1篇回复)