- 关于FPGA同步设计的培训资料与大家分享 (5篇回复)
- 谁有 modelsim SE 6.5版本的安装包的下载地址啊? 在官网上面怎么没有 SE 的版本呢? (1篇回复)
- 各位大神问个问题 (1篇回复)
- 请问下FOREVER和ALWAYS是不是等效的 (1篇回复)
- SRAM只能写一次! 重复读写求助! (2篇回复)
- 一直这样循环,求代码!! (1篇回复)
- 在ISE中例化IP核的时候,仿真时,经常提示错误如下:ERROR:HDLParsers (3篇回复)
- FPGA倍频之后的时钟接DDR控制器的时钟输入,怎么DDR的数据就不粗来了呢 (1篇回复)
- FPGA上的好多引脚都是GCLK是不是这样标识的管教都可以作为外部晶振的输入? (1篇回复)
- 时序分析资料整理 学习学习 (5篇回复)
- xilinx_ise 资料 (3篇回复)
- 单片机开发板万能板赠送 (0篇回复)
- 介绍一家非常好的PCB线路板打样厂,最低价30元起,深圳市善德电子 (0篇回复)
- 状态机设计指导资料 (4篇回复)
- verilog hdl 综合实用教程 (4篇回复)
- xilinx官网上是不是找不到具体型号FPGA的datasheet? (2篇回复)
- FPGA面试题二 (3篇回复)
- 请问我要重新安装quartus II,哪个版本比较好啊 (2篇回复)
- ERROR:HDLCompiler: (2篇回复)
- 教你如何设计好看的网络名片 (0篇回复)
- FPGA设计全流程 (6篇回复)
- SPI总线协议 (1篇回复)
- DDR的时序原理与讲解 望大家喜欢 (3篇回复)
- 数字电路时钟发生器 (2篇回复)
- 串行总线 读写时序 (2篇回复)
- altera nios ii 从入门到精通 (5篇回复)
- 异步时钟域转换为同步时钟域问题的解决方案 (3篇回复)
- 多年工作有关PCB绘图的总结 (2篇回复)
- FPGA学习感言 (2篇回复)
- 元件例化与层次设计Verilog代码 (1篇回复)
- 那如何解决这个吞吐平衡 (2篇回复)
- 有谁会用ModelSim-Altera仿真的吗 (1篇回复)
- 读出来后再写数据的话数据不是和之前的不连续的? (1篇回复)
- 怎么控制编译能使编译出的bin 文件尽可能小啊 实在memory.ld 文件里控制吗? (2篇回复)
- I2C学习资料 (5篇回复)
- I2C学习心得 (3篇回复)
- sata2.0 ipcore 手册 (2篇回复)
- 两位数码管之计数器 (0篇回复)
- 群里有人用过ALTERA的FIR IP 吗? (0篇回复)
- 请问大家有没遇到fpga as模式烧录不了的情况 (3篇回复)