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预览 TimeQuest Example: Scripting and Entity and Instance Names attach_img 王建飞 2015-9-5 01100 王建飞 2015-9-5 13:39
预览 TimeQuest Example: Failing Clocks Summary Report 王建飞 2015-9-5 01844 王建飞 2015-9-5 13:34
预览 TimeQuest Example: Reporting Net Timing 王建飞 2015-9-5 0892 王建飞 2015-9-5 13:33
预览 网上见到的笔试题,求标准答案 新人帖 attach_img dozen999 2015-8-29 11183 清霜一梦 2015-9-3 00:35
预览 将8位2进制数在数码管上显示,有一些不理解的地方,求大神指教 新人帖 微笑丿饰忧伤 2015-8-29 21123 清霜一梦 2015-9-3 00:28
预览 TimeQuest Example: Reporting Unconstrained Paths 王建飞 2015-9-2 0942 王建飞 2015-9-2 09:39
预览 With the TimeQuest command report_path, you can generate delay reports from a... 王建飞 2015-9-2 0832 王建飞 2015-9-2 09:39
预览 TimeQuest Example: Reporting Point-to-Point Delays 王建飞 2015-9-2 0902 王建飞 2015-9-2 09:38
预览 TimeQuest Example: Reporting Multiple Operating Conditions 王建飞 2015-9-2 0755 王建飞 2015-9-2 09:37
预览 Custom Script for Reporting attach_img 王建飞 2015-9-2 01006 王建飞 2015-9-2 09:36
预览 Simplify Design Reuse with Dynamic SDC Constraints attach_img 王建飞 2015-9-2 01010 王建飞 2015-9-2 09:33
预览 Get Clocks Feeding a Pin 王建飞 2015-9-2 0781 王建飞 2015-9-2 09:29
预览 TimeQuest Example—Clock Enable Multicycle attach_img 王建飞 2015-9-2 0866 王建飞 2015-9-2 09:28
预览 Z2开发板 找不到 复位引脚 新人帖 莫非是墨菲 2015-9-1 01056 莫非是墨菲 2015-9-1 16:51
预览 Constraining an Edge-Aligned Source-Synchronous Output attach_img 王建飞 2015-9-1 01023 王建飞 2015-9-1 16:36
预览 Constraining a Center-Aligned Source-Synchronous Output attach_img 王建飞 2015-9-1 0828 王建飞 2015-9-1 16:28
预览 TimeQuest Clock Multiplexer Examples attach_img 王建飞 2015-9-1 01473 王建飞 2015-9-1 16:15
预览 TimeQuest Example: Constraining Generated Clocks attach_img 王建飞 2015-9-1 0959 王建飞 2015-9-1 15:45
预览 有没有关于Quartus II中Qsys IP核解释的文档?小梅哥 attachment CPLD 2015-8-1 31565 王建飞 2015-9-1 15:06
预览 TimeQuest Example: Multicycle Exceptions attach_img 王建飞 2015-9-1 0902 王建飞 2015-9-1 14:55
预览 TimeQuest Example: Basic SDC Example 王建飞 2015-9-1 0909 王建飞 2015-9-1 14:49
预览 关于DE2-115开发板问题 新人帖 wenquan 2015-8-27 11220 admin 2015-9-1 13:20
预览 各位大神,我想请问一下,我这有个FPGA的电路原理图,我怎么看它是串行配置还是并... IPO 2015-8-31 01112 IPO 2015-8-31 15:19
预览 在verilog语言中,if(a==(b+1)) 这个语句有木有问题啊 关系运算符右边可不可以使用... ccs 2015-8-28 0962 ccs 2015-8-28 08:42
预览 谁用过FPGA的ISERDES模块啊 vvt 2011-6-19 12236 rtnjust 2015-8-27 15:59
预览 ISERDES的使能信号CE1CE2能否作为输入输出的时序控制 attach_img 天空少侠 2014-4-7 33084 rtnjust 2015-8-27 15:59
预览 Debussy 代码调试工具 教程资料 attachment zhiweiqiang33 2013-5-28 52919 zhiweiqiang33 2015-8-27 09:24
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预览 上海一外企的fpga笔试题(今天我刚考完的)  ...23 ups 2010-6-27 2813616 自恋狂 2015-8-16 10:30
预览 多时域设计中,如何处理信号跨时域。(南山之桥笔试题) fpga 2010-4-8 96459 自恋狂 2015-8-16 10:04
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预览 (汉王笔试题)你知道那些常用逻辑电平?TTL与COMS电平可以直接互连吗?  ...2 fpga 2010-4-8 1713222 自恋狂 2015-8-16 09:56
预览 虹微 笔试题 fpga 2010-4-8 65904 自恋狂 2015-8-16 00:34
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预览 周立功FPGA笔试题  ...23 fpga 2010-4-8 2320266 低空翾翔 2015-8-14 10:18
预览 FPGA xilinx xc6slx100 内部iserdes资源 能不能支持 16路 1G速度的差分数据 vvt 2015-8-13 01173 vvt 2015-8-13 20:19
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