fpga论坛|fpga设计论坛

 找回密码
 我要注册

QQ登录

只需一步,快速开始

搜索
收藏本版 (8) |订阅

FPGA技术交流 今日: 2 |主题: 13390|排名: 3 

作者 回复/查看 最后发表
预览 RISC和CISC处理器的主要区别 fpga_feixiang 2020-5-12 21514 zxopenhl 2020-5-14 17:16
预览 AD转换原理 fpga_feixiang 2019-11-6 31761 大鹏 2020-5-12 15:36
预览 逻辑分析仪和示波器的区别 fpga_feixiang 2020-5-3 31504 大鹏 2020-5-12 15:36
预览 有人配置过adv7513吗 ccs 2020-5-11 21409 zxopenhl 2020-5-12 15:35
预览 有人遇到过vivado关联vs之后 第二次打卡vivado就自动取消和vs的关联了 又得重新设置 ccs 2020-5-11 11293 ccs 2020-5-11 13:01
预览 FPGA 的浮点乘法运算能力 fpga_feixiang 2020-5-8 31694 zxopenhl 2020-5-9 18:29
预览 逻辑分析仪测量数字电路比示波器的优势 fpga_feixiang 2020-5-4 11406 大鹏 2020-5-8 11:47
预览 逻辑分析仪和示波器 fpga_feixiang 2020-5-3 11470 大鹏 2020-5-7 10:15
预览 数据埋点的原理 fpga_feixiang 2020-5-6 21480 zxopenhl 2020-5-7 10:13
预览 FPGA高速采集 fpga_feixiang 2020-5-6 21519 zhangyukun 2020-5-7 09:40
预览 AD转换原理 fpga_feixiang 2020-5-6 11346 大鹏 2020-5-6 18:19
预览 一个信号经过下变频后,采样率是200m,带宽是300m,两路输出(两个data_i,两个dat... ccs 2020-5-5 21439 ccs 2020-5-5 08:03
预览 知道“1、1、-1、-1……”这样一组数,怎样弄出bpsk波形?能用ISE的dds吗 ccs 2020-5-5 21350 ccs 2020-5-5 08:02
预览 DDR2与DDR的区别 fpga_feixiang 2019-11-13 11649 大鹏 2020-5-2 08:33
预览 线与逻辑 fpga_feixiang 2020-4-21 111626 zxopenhl 2020-5-2 08:32
预览 VHDL数据类型 fpga_feixiang 2019-10-21 41820 zhangyukun 2020-5-1 09:50
预览 U盘的USB2.0和3.0区别 fpga_feixiang 2020-4-30 21491 zhangyukun 2020-5-1 09:50
预览 SPI简介 fpga_feixiang 2020-4-23 41594 大鹏 2020-5-1 08:38
预览 Quartus ii 从哪看状态机有没有设置安全模式 ccs 2020-4-24 21872 大鹏 2020-5-1 08:38
预览 usb包结构 fpga_feixiang 2020-4-28 11389 大鹏 2020-4-29 13:47
预览 SPI特征 fpga_feixiang 2020-4-26 11379 大鹏 2020-4-27 14:07
预览 SPI操作模式 fpga_feixiang 2020-4-26 11576 zxopenhl 2020-4-27 14:06
预览 固化FPGA配置芯片 attachment Python0291 2020-4-26 21648 zxopenhl 2020-4-26 18:02
预览 SPI特点 fpga_feixiang 2020-4-23 11611 大鹏 2020-4-25 15:12
预览 系统最高速度计算(最快时钟频率)和流水线设计思想 fpga_feixiang 2020-4-18 21690 zxopenljx 2020-4-25 13:17
预览 FIFO的一些重要参数 fpga_feixiang 2020-4-19 21608 zxopenljx 2020-4-25 13:16
预览 DDR和DDR2,DDR3,区别在那里 fpga_feixiang 2020-4-14 21926 zxopenljx 2020-4-25 13:15
预览 什么是亚稳态?为什么两级触发器可以防止亚稳态传播 fpga_feixiang 2020-4-18 31880 zxopenljx 2020-4-25 13:15
预览 用modelsim在仿真MIG IP核的时候为什么Init_calib_complete一直不拉高吗?求教 ccs 2020-4-24 23197 zxopenljx 2020-4-25 13:14
预览 quartus环境下,一个缺口时钟,经PLL输出成一个稳定的50%占空比时钟,咱们的IP ccs 2020-4-24 111419 ccs 2020-4-24 18:20
预览 有没有人知道在vivado怎样调用别人已经做好的IP核 ccs 2020-4-24 11537 ccs 2020-4-24 18:18
预览 FPGA 和 CPLD 的区别 fpga_feixiang 2020-4-22 11542 大鹏 2020-4-23 15:14
预览 时序约束的概念和基本策略 fpga_feixiang 2020-4-22 11546 zxopenhl 2020-4-23 15:13
预览 aurora接口两边的线速率必须要设置成一样吗?不一样会有什么问啊? ccs 2020-4-23 81412 ccs 2020-4-23 06:20
预览 有人使用过CF卡进行开发过吗?我理解的cf卡是不是和flash那种芯片性质不一样,这种... ccs 2020-4-23 91456 ccs 2020-4-23 06:20
预览 quartus烧程序烧到75%失败是怎么回事 ccs 2020-4-23 101416 ccs 2020-4-23 06:19
预览 integer for generate for 有区别不 ccs 2020-4-23 11467 ccs 2020-4-23 06:18
预览 什么是竞争与冒险?如何消除? fpga_feixiang 2020-4-21 11540 大鹏 2020-4-22 09:48
预览 为什么两级触发器可以防止亚稳态传播 fpga_feixiang 2020-4-21 11624 大鹏 2020-4-22 09:48
预览 系统最高速度计算(最快时钟频率)和流水线设计思想 fpga_feixiang 2020-4-21 11653 zxopenhl 2020-4-22 09:46
下一页 »

快速发帖

还可输入 80 个字符
您需要登录后才可以发帖 登录 | 我要注册

本版积分规则

关闭

站长推荐上一条 /1 下一条

QQ|小黑屋|手机版|Archiver|fpga论坛|fpga设计论坛 ( 京ICP备20003123号-1 )

GMT+8, 2026-5-14 20:56 , Processed in 0.028163 second(s), 16 queries .

Powered by Discuz! X3.4

Copyright © 2001-2023, Tencent Cloud.

返回顶部 返回版块