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跟李凡老师学FPGA之VHDL基础D01(20160720课堂笔记)

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lcytms 发表于 2018-10-19 09:55:03 | 显示全部楼层 |阅读模式
本帖最后由 lcytms 于 2018-10-19 10:07 编辑

跟李凡老师学FPGA之VHDL基础D01(20160720课堂笔记)

VHDL课程补充(与Verilog对照)、基本语法
D01

用笨笔头整理课堂笔记,用以备忘,温故而知新。
整理文稿的细节处未能一一体现李凡老师的讲课精髓和独特风采,有待下一步补充完善。
感谢李凡老师博大精深的学识、孜孜不倦的教诲,并敬请李凡老师原谅本人拙劣的课堂笔记。

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 楼主| lcytms 发表于 2018-10-19 10:00:30 | 显示全部楼层
本帖最后由 lcytms 于 2018-10-19 10:01 编辑

0902
        (前续问题的讨论)。
        打开pdf文件。
        Mt47h_ddr2.pdf。

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 楼主| lcytms 发表于 2018-10-19 10:02:52 | 显示全部楼层
0903
        打开pdf文件。

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 楼主| lcytms 发表于 2018-10-19 10:03:19 | 显示全部楼层
0904
        同学们早上好!
        按照计划,我们SDRAM的课程我们就应该结束了。
 楼主| lcytms 发表于 2018-10-19 10:03:37 | 显示全部楼层
0905
        大多数在第一时间完成了。
 楼主| lcytms 发表于 2018-10-19 10:04:26 | 显示全部楼层
0906
        高校老师期末会做成绩分布的一张表。
        一般是正态分布。
        我们这个班比较好。
        有同学问到计算地址的问题。
        我稍微准备一下。
        我根据这三个说明书,我用消息发给大家。
        或者是我准备好了再来讨论。
        我想跟大家说SDRAM地址的选择,DDR2的地址的选择,以及DDR3的地址线的选择。
        行地址,Bank地址,列地址,加起来对应的唯一的一个存储器单元的访问。
 楼主| lcytms 发表于 2018-10-19 10:05:39 | 显示全部楼层
本帖最后由 lcytms 于 2018-10-19 10:07 编辑

0907
        那么这个要结合看三个部分的说明书,这个跟说明书、跟器件有关。
        昨天有同学问到这个问题。
        我稍微准备一下。
        在今天下课之前。
        原来我们有一个安排,剩下的时间我们还有三个内容。
        第一个内容,我们有VHDL的双语的比较。
        第二个内容是算法实现。
        第三个内容是后面同学提出来的,是SoC。
  

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 楼主| lcytms 发表于 2018-10-19 10:09:25 | 显示全部楼层
0908
        大家加加紧。
        今天是周三,正好今天明天我们把双语讲一下。
        为什么要讨论VHDL和Verilog的双语呢?
        在全世界的EDA教学计划上,从2000年以后,都补充了这一点。
        因为HDL语言跟算法语言有非常大的区别,两种语言之间的体系跨越不是那么轻而易举。
        我们学过BASIC的,或者学过C的,可以说BASIC基本上看一看,不需要太多的学习就能用。
        但是这两种语言不一样。
        如果你不了解它们之间的区别,不了解这两种语言谁好谁坏,谁可爱,谁可恨,哪一个方面做得更好,哪一个方面在历史发展过程中有一些缺陷,我们要知道这一点,我们才能把实际工程做好。
        非常重要。
 楼主| lcytms 发表于 2018-10-19 10:10:07 | 显示全部楼层
0909
        为什么说非常重要呢?
        就是因为我们是面向工程的,面向实际就业的,面向实际工程的实践的。
        工程实践之中,一定会遇见这样的问题。
        老板突然有一天拉来了VHDL的项目,拿来VHDL的代码要你升级,要你做成IP核,做成它的电路。
        如果这个时候我们学的是Verilog,历史上就发生这样的事,学Verilog语言的工程师突然要接受VHDL的项目,手忙脚乱,一阵的恶补,最后造成的结果就是效率非常低,而且出了很多的问题。
        同样VHDL体系下面的同学,要接触Verilog,这也是很平常的。
        特别是现在的HDL语言呢,向System Verilog发展,System Verilog又结合了这两者语言的优势,这样的话呢,我们在工作之中就更有可能会遇到各种各样的情况。
 楼主| lcytms 发表于 2018-10-19 10:10:39 | 显示全部楼层
0910
        如果是新上马的项目,像美国2012以后新上马的项目,一定是System Verilog,你只要学着一种语言就行了。
        可是在这个之前有各种各样的版本,如果作为一个EDA工程师,你不可能不接触,不可能不应用,不可能不回顾。
        就是VHDL、Verilog、System Verilog。西方的高校教材是这样,EDA的学生不是说只要学会一种语言,它是三种语言都要会。
        当然,VHDL我们用不着从头开始,再来个100天,实际上这门课程呢,是两种语言的对照,我们通过对VHDL的基本语法、基本的建模描述,我们来讨论这两种语言的孰优孰劣。
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