Verilog HDL 夏宇闻--数字系统设计的核心知识

同步有限状态机

一个八位数据通路控制器的波形：

带寄存器的八位数据通路控制器的波形

带寄存器的八位数据通路控制器的Verilog描述

`define   ON   1 ‘b 1
`define  OFF  1 ‘b 0
wire ControlSwitch;
wire clock
wire [7:0] out, in;
      always @(posedge clock)
          if  (ControlSwith== `ON)
                out <= in ;
             else
                 out <= out;

带复位端和使能端的寄存器

module regena (clock,ena,reset,R,Q);
parameter n=8;
input [n-1:0] R;
input clock, ena reset;
output [n-1:0] Q;
  always @(posedge clock or negedge reset)
       if (!reset)
           Q<=0;
         else if (ena)
            Q<=R;
endmodule

具有并行置数和使能控制输入的移位寄存器

具有并行置数和使能控制输入的移位寄存器

module shiftregs(R,load,ena,w,clock,Q,reset);
input [3:0] R;
input w, load, ena, reset, clock;
output [3:0] Q;
reg [3:0] Q;
integer k;
always@(posedge clock or negedge reset)
     if (!reset)    Q <=0;
        else if (load)  Q<=R;
          else if (ena)  begin   Q[0] <= W;
                                           for (k=1; k<4; k+1)
                                              Q[k] <=Q[k-1];
                                 end
endmodule

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组合逻辑举例之二：
一个八位三态数据通路控制器

`define   ON   1 ‘b 1
`define  OFF  1 ‘b 0
wire  LinkBusSwitch;
wire [7:0]  outbuf;
inout [7:0] bus;
assign  bus =  (LinkBusSwitch== `ON) ? outbuf : 8 ‘hzz

八位三态数据通路控制器的波形: