Verilog HDL 夏宇闻--数字系统设计的核心知识

避免冒险和竞争与流水线

        组合逻辑和布线的延迟在组合逻辑中的叠加

为什么要设计有限状态机？

如果能严格以时钟跳变沿为前提，按排好时时序，来操作逻辑系统中每一个开关Si，则系统中数据的流动和处理会按同一时钟节拍有序地进行，可以控制冒险和竞争现象对逻辑运算的破坏，时延问题就能有效地加以解决。

利用同步有限状态机就能产生复杂的以时钟跳变沿为前提的同步时序逻辑，并提供操作逻辑系统的开关阵列所需要的复杂控制时序（具有信号互锁和先后次序等要求的）。

为什么要设计有限状态机？

如果我们能设计这样一个电路：
1）能记住自己目前所处的状态 ；
2）状态的变化只可能在同一个时钟的跳变沿时刻发生，而不可能发生在任意时刻；
3）在时钟跳变沿时刻，如输入条件满足，则进入下一状态，并记住自己目前所处的状态，否则仍保留原来的状态；
4）在进入不同的状态时刻，对系统的开关阵列做开启或关闭的操作。

为什么要设计有限状态机？

为什么要设计有限状态机？

数字系统的构成示意图

同步有限状态机的设计
       
        什么是有限状态机（ FSM ）

        FSM的种类和不同点

        设计举例

什么是有限状态机？

- 有限状态机是由寄存器组和组合逻辑构成的
  硬件时序电路；

- 其状态（即由寄存器组的1和0的组合状态所
  构成的有限个状态）只能在同一时钟跳变沿
  的 情况下才能从一个状态转向另一个状态；

- 究竟转向哪一状态不但取决于各个输入值，
  还取决于当前状态。

- 状态机可用于产生在时钟跳变沿时刻开关的
  复杂的控制逻辑，是数字逻辑的控制核心。

Mealy 状态机

下一个状态 = F(当前状态，输入信号)；  
输出信号 = G(当前状态，输入信号)；

Moor 状态机

下一个状态 = F(当前状态，输入信号)
输出信号 = G(当前状态)；