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楼主: lcytms

Verilog HDL 夏宇闻--数字系统设计的核心知识

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 楼主| lcytms 发表于 2017-7-11 09:15:40 | 显示全部楼层
静态随机存储器(SRAM)

            Sel信号必须维持一定时间,直到经过两个反向器传递过来的Data信号可以自动保持;

            Data的驱动能力必须大于小反向器的驱动能力;

            用的三极管很少,可以把密度做得很高。

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 楼主| lcytms 发表于 2017-7-12 09:27:34 | 显示全部楼层
静态随机存储器(SRAM)阵列

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 楼主| lcytms 发表于 2017-7-12 09:29:41 | 显示全部楼层
地址译码和SRAM块的读写

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Adamancy 发表于 2017-7-12 09:42:51 | 显示全部楼层
       学习
fpga_wuhan 发表于 2017-7-12 09:56:09 | 显示全部楼层

       

学习看看,谢谢楼楼分享,感谢
 楼主| lcytms 发表于 2017-7-13 09:46:17 | 显示全部楼层
开关逻辑应用举例
寄存器间数据流动的控制开关

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 楼主| lcytms 发表于 2017-7-13 09:47:19 | 显示全部楼层
开关逻辑应用举例
寄存器间数据流动的控制开关

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 楼主| lcytms 发表于 2017-7-13 09:48:59 | 显示全部楼层
开关逻辑的时延问题
控制数据运算和流动的开关的开启和关闭时序.

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 楼主| lcytms 发表于 2017-7-14 09:19:39 | 显示全部楼层
全局时钟网和平衡树结构

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 楼主| lcytms 发表于 2017-7-14 09:21:38 | 显示全部楼层
避免冒险和竞争

        由于组合逻辑和布线的延迟引起

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