Verilog HDL 夏宇闻--数字系统设计的核心知识

有限状态机设计的一般步骤：
              1)  逻辑抽象，得出状态转换图

              2)  状态化简

             3)  状态分配
   在触发器资源丰富的FPGA或ASIC设计中采用独热编码（one-hot-coding），既可以使电路性能得到保证又可充分利用其触发器数量多的优势，也可以采取输出编码的状态指定来简化电路结构，并提高状态机的运行速度。

4) 选定触发器的类型并求出状态方程、驱动方程和输出方程。

5)   按照方程得出逻辑图

谢谢分享。。。。。。。。。。。。。。。。

状态机设计的总结：

用Verilog HDL来描述有限状态机，可以充分发挥硬件描述语言的抽象建模能力，使用always块语句和case（if）等条件语句及赋值语句即可方便地实现。
具体的逻辑化简及逻辑电路到触发器映射均可由计算机自动完成，上述设计步骤中的第2步及4、5步不再需要很多的人为干预，使电路设计工作得到简化，效率也有很大的提高。

逻辑电路的测试

        故障模型
        测试集合的复杂性
        路径的激活
        树状结构的电路
        随机测试
        时序电路的测试
        电路内部自测试（Build-in Self-Test）
        线路板的测试

逻辑电路的测试
故障模型

信号无法变化的模型
          信号 w 总是固定在0 或 1:
                     stuck_at_0   表示为：w/0
                     stuck_at_1   表示为：w/1

单个故障和多个故障
          把多个故障问题简化为许多个单个故障问题来处理。

CMOS电路的故障特点
          晶体三极管的开路或短路：stuck_at_0 或stuck_at_1
           复杂的情形，不定态；
        组合逻辑变为时序逻辑的行为….

逻辑电路的测试
测试集合的复杂性

想要知道模块中 a,b,c,d,f 端中是否有电平不能变化的，需要测试信号w1,w2,w3的各种变化组合。
最全的情况有8种，最少有四种：
        测试集合={001，010，011，100}

逻辑电路的测试
测试路径的激活（Sensitizing）

把w1端的变化直接传到f端，必须把w2置1，w3置0，w4置1。
这叫做从w1到f的路径被激活。

                    很详细，很用洗，楼主辛苦了

逻辑电路的测试
树状结构的电路

最小测试集合的确定比较麻烦

扫描路径的安排

电路内部自测试
（Build-in Self-Test）

在芯片中必须存储有对测试向量的正确响应，经过比较知道被测试电路是否有故障。