Verilog HDL 夏宇闻--数字系统设计的核心知识

四位内部逻辑块观察器
Built-in Logic Block Observer (BILBO)

M1 M2 的不同组合产生不同的功能

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四位内部逻辑块观察器
（BILBO）的M1 M2 的不同组合时不同的功能

M1M2=11,正常系统模式，p0到p3直接传递到q0到q3；

M1M2=00，当G/S=1时，为移位寄存器模式，测试矢量一位一位地移动进入，给被测试电路一位一位地加上测试信号。
        当G/S=0时，电路成为二进制伪随机序列发生器。
        （xor 的两个为输入端相同时，输出为0，否则为1）

M1M2=10，为签字模式，p0到p3与寄存器中存储的数比较后，得到签字输出q0到q3，相同为0，不同出现1。

M1M2=01，复位模式，所有触发器置0。

签字分析

分五个步骤完成签字分析过程：

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签字分析的
五个步骤

把测试向量一位一位地输入BILBO1，复位 BILBO2。
用BILBO1做伪随机序列信号源，用BILBO2产生签字分析结果。
把BILBO2的内容逐位输出，在外面比较签字分析；
        然后逐位向BILBO2输入CN2的测试向量,启动测试；
        把BILBO1 中的寄存器复位。
用BILBO2做伪随机序列信号源，用BILBO1产生签字分析结果。
把BILBO1的内容逐位输出，在外面比较签字分析。

边界扫描

电路的可测试性：
        可以施加测试向量，并可观察输出结果。

电路的可测试性包括：
        芯片的可测试、线路板可测试、系统可测试。

用移位寄存器的方法，把测试向量逐位移入寄存器，把测试结果逐位移出寄存器，与EDA仿真工具的结果进行比较，分析真实的物理线路是否运行正常。

这个方法非常普及。
        已经建立有关边界扫描的国际标准：IEEE Standard  1149.1.

设计线路板、芯片都要符合国际标准。
        有自动化工具在芯片设计的过程中（功能逻辑设计结束后）插入有关  DFT（Design For Test）设计。

有关测试的总结

小规模的电路可以进行全覆盖测试来验证它的功能。
组合逻辑可以根据真值表来测试。
时序逻辑可以根据状态转移表来测试。
如果电路是根据上面介绍的可测试性来设计的，则小规模的电路进行完整的测试是比较容易的。
大规模电路无法进行全覆盖的穷举测试，因为测试向量数量太大，必须动脑筋想办法找到可管理的有效测试集合，以节省测试时间。
EDA工具对于得到设计电路的测试集是有帮助的，但是并不能确定电路的功能确实完全符合设计初衷。

（全篇结束）。
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