跟李凡老师学FPGA工程D02：通过ERC（20170514课堂笔记）

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        Dq5是在bank 4的A7上。
        Dq6是在bank 4的C7上。
        Dq7是在bank 4的A8上。
        它这个是布置得很工整的，必须要集束在一起，因为这是随路特性嘛。
        它有约束条件的。
        然后dq8放在bank 3上了。
        Dq8是在bank 3的C15上。
  

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        Dq9是在bank 3的A15上。
        Dq10是在bank 3的C16上。
        Dq11是在bank 3的A16上。
        Dq12是在bank 3的A18上。
        Dq13是在bank 3的A17上。

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        Dq14是在bank 3的C17上。
        Dq15是在bank 3的C18上。
        这样dq，16根线就放完了。
        然后放dqs。
  

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        Dqs0是在bank 4的B5上。
        它正好把它放在中间。
        这个排列有的时候在边上，但实际上也在中间。
        Dqs1是在bank 3的B17上。
        看起来像在边上，实际上布局是在里面。
        正好在中间。
        这样dqs就放完了。

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        然后我们来放dm。
        把dm也准备好。
        总线，net打上去。
        Dm0是在bank 5的J6上。

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        Dm1是在bank 4的C11上。
        这样dm我们就放完了。
        然后我们来放时钟差分对线。
        时钟线，这是一个伪差分，所以说，我们接线的时候，它可能会报一个违规。
        因为我们是按真差分来布线的，给一个真差分的体验。
        如果我们是做DDR3，那就是真差分。
        时钟是在bank 3的C13、F13上。
        我直接把时钟拿过来。

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        时钟的正向线是放在bank 3的F13上。
        那边画不下。
        通通放在这边，用net接上去。

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        单比特的信号。
        这是负线。
        这是正线。
        时钟的正向线是放在bank 3的F13上。
        时钟的负向线是放在bank 3的C13上。
  

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        然后我们把其它的线也接上去。
        这边呢，我就全部用net来接。
        工整一点。
  

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        片选。
        行选通。