FPGA技术交流今日: 0|主题: 13337|排名: 8

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预览快速学vhdl应该看书，请推荐 ...2	ICE 2010-6-27	145378	Sunlife 2015-7-8 11:03
预览一个比较复杂的算法，原本想用DSP实现，评估后发现DSP做不到实时，想改用FPGA来实现 ...2	IPO 2010-7-20	125952	Sunlife 2015-7-8 10:57
预览 QuartusⅡ6.0启动连接报错	daofu 2010-7-19	22109	Sunlife 2015-7-8 10:56
预览串行D/A怎么用呢	ccs 2010-7-3	52797	Sunlife 2015-7-8 10:55
预览关于元件例化？一个元件例化中可不可以再有元件例化，子程序中可以套用元件例化吗？ ...2 3	interig 2010-6-27	219045	Sunlife 2015-7-8 10:50
预览 modelsim中能不能指定所有寄存器的初始状态？	dds 2010-7-19	33393	Sunlife 2015-7-8 10:46
预览 [求助]设计一个倒计时电子秒表	jiuyueshouyi 2010-6-30	33426	Sunlife 2015-7-8 10:34
预览有没有MODULE SIM的6.5版本的教程？	luchunmei 2010-7-6	32180	Sunlife 2015-7-8 10:30
预览 FPGA开发板	fpga0632 2010-6-23	42206	Sunlife 2015-7-7 17:14
预览哪位能告诉下由3式如何导出公式4？	vvt 2010-7-10	42087	Sunlife 2015-7-7 17:14
预览谁有vhdl语言发我个，谢谢了	白衣胜雪 2010-7-9	22061	Sunlife 2015-7-7 17:13
预览你们手里又FPGA相关的QQ群吗？	zwzjgyw 2010-7-2	53350	Sunlife 2015-7-7 17:13
预览 verilog实现jpeg压缩 ...2	interige 2010-6-27	116527	Sunlife 2015-7-7 16:40
预览学quartus中遇到的问题	UFP 2010-6-27	32382	Sunlife 2015-7-7 16:40
预览为什么仿真时总出现脉冲？那就是竞争冒险吗？	ccs 2010-7-15	93458	Sunlife 2015-7-7 16:40
预览 verilog这个程序的错误什么意思啊？ ...2 3	encounter 2010-6-28	2212611	Sunlife 2015-7-7 16:23
预览求助	chenbin0502 2010-7-10	22100	Sunlife 2015-7-7 16:22
预览进行一个数字系统设计的步骤	meng454619501 2010-7-12	22154	Sunlife 2015-7-7 13:47
预览怎么用verilog描述7进制计数器?	interig 2010-6-28	32508	Sunlife 2015-7-5 21:34
预览在VHDL 语言中,COMPONENT 语句的怪问题	ngtim 2010-6-27	84181	Sunlife 2015-7-5 21:04
预览 fpga程序	ATA 2010-6-28	310670	Sunlife 2015-7-5 21:03
预览功能仿真时出现的问题	ANG 2010-6-27	42348	Sunlife 2015-7-5 20:53
预览求助!各位大侠,用VERILOG或VHDL写一段代码，实现消除一个glitch	ANG 2010-6-28	44642	Sunlife 2015-7-5 20:52
预览哪位大大有QDPSK或8DPSK调制解调的VHDL程序啊？	longtim 2010-6-28	32552	Sunlife 2015-7-5 20:52
预览 VHDL中的Loop语句及其描述的8位奇偶校验电路	ICE 2010-6-27	32387	Sunlife 2015-7-5 20:51
预览问个问题（verilogHDL）	interig 2010-6-27	31826	Sunlife 2015-7-5 20:51
预览哪位有verilog闹钟系统设计的程序和方法	ups 2010-6-28	42225	Sunlife 2015-7-5 20:51
预览 specify和endspecify是？	HDL 2010-6-27	63113	Sunlife 2015-7-5 20:51
预览请教 verilog要记录一个任意波形，第m个上升沿到第n个上升沿之间所用的时间间隔	ANG 2010-6-28	42371	Sunlife 2015-7-5 20:50
预览顶层例化的时候如何看到中间信号?	UFP 2010-6-27	42331	Sunlife 2015-7-5 20:50
预览 verilog仿真的问题	CTT 2010-6-28	22068	Sunlife 2015-7-4 16:51
预览刚开始学verilog hdi想知道一下直流电机的控速程序原理	UFO 2010-6-28	32193	Sunlife 2015-7-4 11:26
预览请教testbench！	encounter 2010-6-28	22212	Sunlife 2015-7-4 11:26
预览 quartus编译warning:Info: Assuming node "clkin" is an undefined clock	ANG 2010-6-27	25433	Sunlife 2015-7-4 11:26
预览谁知道1602lcd的设计吗?	VVIC 2010-6-27	32134	Sunlife 2015-7-4 11:26
预览这个verilog程序请懂的高手给我讲下原理吗？	encounter 2010-6-27	42074	Sunlife 2015-7-4 10:59
预览求救：使用ISE设置scehematic时的问题	longtime 2010-6-27	22249	Sunlife 2015-7-4 10:59
预览实现了一个4bit的串并转换，现在我想每四个串行输入的结果用data_temp这个寄存器存储	HANG 2010-6-28	21826	Sunlife 2015-7-4 10:40
预览如何有ＶＨＤＬ产生高斯分布	encounter 2010-6-28	21901	Sunlife 2015-7-4 10:39
预览用VHDL设计CRC检错纠错电路	HDL 2010-6-26	42891	Sunlife 2015-7-4 10:38