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FPGA技术交流 今日: 0|主题: 13392|排名: 4 

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预览 问个问题（verilogHDL） interig 2010-6-27 31961 Sunlife 2015-7-5 20:51
预览 哪位有verilog闹钟系统设计的程序和方法 ups 2010-6-28 42337 Sunlife 2015-7-5 20:51
预览 specify和endspecify是？ HDL 2010-6-27 63249 Sunlife 2015-7-5 20:51
预览 请教 verilog要记录一个任意波形，第m个上升沿到第n个上升沿之间所用的时间间隔 ANG 2010-6-28 42507 Sunlife 2015-7-5 20:50
预览 顶层例化的时候如何看到中间信号? UFP 2010-6-27 42429 Sunlife 2015-7-5 20:50
预览 verilog仿真的问题 CTT 2010-6-28 22185 Sunlife 2015-7-4 16:51
预览 刚开始学verilog hdi想知道一下直流电机的控速程序原理 UFO 2010-6-28 32323 Sunlife 2015-7-4 11:26
预览 请教testbench！ encounter 2010-6-28 22306 Sunlife 2015-7-4 11:26
预览 quartus编译warning:Info: Assuming node "clkin" is an undefined clock ANG 2010-6-27 25548 Sunlife 2015-7-4 11:26
预览 谁知道1602lcd的设计吗? VVIC 2010-6-27 32240 Sunlife 2015-7-4 11:26
预览 这个verilog程序请懂的高手给我讲下原理吗？ encounter 2010-6-27 42162 Sunlife 2015-7-4 10:59
预览 求救：使用ISE设置scehematic时的问题 longtime 2010-6-27 22347 Sunlife 2015-7-4 10:59
预览 实现了一个4bit的串并转换，现在我想每四个串行输入的结果用data_temp这个寄存器存储 HANG 2010-6-28 21959 Sunlife 2015-7-4 10:40
预览 如何有ＶＨＤＬ产生高斯分布 encounter 2010-6-28 22041 Sunlife 2015-7-4 10:39
预览 用VHDL设计CRC检错纠错电路 HDL 2010-6-26 43107 Sunlife 2015-7-4 10:38
预览 ]verilog怎么用两个时钟驱动一个输出？ inter 2010-6-27 22072 Sunlife 2015-7-4 10:38
预览 怎么用vhdl写一个模10的bcd码的减法记数器啊？ longtim 2010-6-28 32585 Sunlife 2015-7-4 10:38
预览 FPGA中乘法器设计是否需要Wallace tree UFP 2010-6-27 22440 Sunlife 2015-7-4 10:35
预览 求： sdr_sdram 控制器（VHDL）代码 VVIC 2010-6-27 22587 Sunlife 2015-7-4 10:35
预览 关于always语句的电平触发的问题 ANG 2010-6-27 32294 Sunlife 2015-7-4 10:33
预览 看看下面的程序如何翻译成verilog代码 usb 2010-6-28 32713 Sunlife 2015-7-4 10:32
预览 选择FPGA芯片要考虑哪些因素？ longtim 2010-6-27 33129 Sunlife 2015-7-4 10:32
预览 系统级和算法级有什么区别啊？ tim 2010-6-27 32611 Sunlife 2015-7-4 10:31
预览 用uart将参数用pc 传给fpga,所以我希望大家指点 CHA 2010-6-27 22161 Sunlife 2015-7-4 10:30
预览 STD_LOGIC类型的请教没有X赋值前，它是不是有默认值？如果有的话是不是被默认为11？ FFT 2010-6-27 32325 Sunlife 2015-7-4 10:30
预览 请讲解一下这个例子中的inout用法 UFP 2010-6-27 22805 Sunlife 2015-7-4 10:29
预览 函数信号发生器 要求3个波形 谁会啊 HANG 2010-6-27 31863 Sunlife 2015-7-4 10:29
预览 VHDL编写实现32位超前进位加法器 ANG 2010-6-27 22698 Sunlife 2015-7-4 10:19
预览 QUARTUS WEB版,现在的问题是用VHDL编的程序在软件上进行编译,仿真总是通不过 UFP 2010-6-27 32478 Sunlife 2015-7-4 10:18
预览 学习中遇到困难及盲头前进 interig 2010-6-27 32194 Sunlife 2015-7-4 10:17
预览 用modelsim仿真时，initial占用仿真时间吗？ tim 2010-6-27 32419 Sunlife 2015-7-4 10:17
预览 使用FPGA的可重构的计算机系统的数据和指令也都用二进制代码表示吗？ longt 2010-6-27 32560 Sunlife 2015-7-4 10:15
预览 详细介绍时序与功能方针的区别 UFO 2010-6-27 22079 Sunlife 2015-7-4 10:15
预览 fpga中IO口作为inout的问题 ANG 2010-6-27 22931 Sunlife 2015-7-4 10:15
预览 轻松安装modelsim 6.0/6.1/6.2安装步骤 UFO 2010-6-28 23013 Sunlife 2015-7-4 10:12
预览 关于UNISIM的问题？ ICE 2010-6-27 32136 Sunlife 2015-7-4 10:12
预览 谁能用verilog做这个电子密码锁的设计 ups 2010-6-27 22886 Sunlife 2015-7-4 10:11
预览 2位的串并转换但总是出现错误 说在进程里的q不能解释子程序调用 ATA 2010-6-27 22323 Sunlife 2015-7-4 10:10
预览 如何写双口RAM？ usb 2010-6-27 42183 Sunlife 2015-7-4 10:08
预览 如何实现多位串行输入的移位输出 inter 2010-6-27 22472 Sunlife 2015-7-4 10:08
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