FPGA技术交流今日: 0|主题: 13287|排名: 7

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预览不是函数，给一个信号带入数据是什么意思呢？ ...2	longtim 2010-6-26	145199	Sunlife 2015-6-25 10:00
预览 VHDL状态机的时钟产生问题 ...2	inter 2010-6-26	145619	Sunlife 2015-6-25 09:59
预览关于状态机的写法问题 ...2	interige 2010-6-26	126032	Sunlife 2015-6-25 09:58
预览 quartus工具问个频率的问题 ...2	UFP 2010-6-26	126129	Sunlife 2015-6-25 09:57
预览三段式状态机的代码问题 ...2	longt 2010-6-26	157440	Sunlife 2015-6-25 09:57
预览 fpga锁存问题 ...2	longtime 2010-6-26	146479	Sunlife 2015-6-25 09:56
预览在状态机的一个状态下要实现毫秒级延时 ...2	longt 2010-6-26	145779	Sunlife 2015-6-25 09:56
预览状态机中某条语句貌似没有执行是怎么回事？？ ...2	longt 2010-6-26	155404	Sunlife 2015-6-25 09:55
预览 Verilog HDL一个小程序 ...2	ANG 2010-6-26	176439	Sunlife 2015-6-25 09:55
预览 verilog代码：将一跟控制线与一个多位的输入端相与 ...2	UFP 2010-6-26	145691	Sunlife 2015-6-25 09:55
预览想知道在什么情况下使用状态机最合适 ...2	longt 2010-6-26	128618	Sunlife 2015-6-25 09:51
预览在verilog的变量定义的时候是否就可以直接赋初值？ ...2	VVC 2010-6-26	1314360	Sunlife 2015-6-25 09:51
预览产生访问存储器的时序控制：地址、读信号、写信号。地址范围：00H~FFH。 ...2	ATA 2010-6-26	135314	Sunlife 2015-6-25 09:48
预览单片机传给CPLD 一个16位的数据 ...2	CTT 2010-6-26	147423	Sunlife 2015-6-25 09:48
预览求助：有关inout 口在testbench中 ...2	CTT 2010-6-26	127194	Sunlife 2015-6-25 09:48
预览状态机的比较经典的VHDL的源代码? ...2	CHA 2010-6-26	116225	Sunlife 2015-6-25 09:46
预览在xilinx Webpack4.1中怎样把verilog代码转化为原理图？ ...2	CTT 2010-6-26	115329	Sunlife 2015-6-25 09:33
预览请问VHDL语言用什么工具呀？	ATA 2010-6-26	93896	Sunlife 2015-6-25 09:32
预览 verilog程序游戏机 ...2	笨笨猪 2010-6-26	105832	Sunlife 2015-6-25 09:32
预览在begin---end中竟然有两次的赋值，这样能实现吗 Verilog代码的意思 ...2	FFT 2010-6-26	105324	Sunlife 2015-6-25 09:32
预览 VHDL还有前途吗？ ...2	蓝雪 2010-6-25	105173	Sunlife 2015-6-25 09:31
预览比较大的verilog程序,状态机执行出问题了 ...2	ATA 2010-6-26	115380	Sunlife 2015-6-25 09:30
预览关于verilog模块化设计的问题 ...2	inter 2010-6-26	156324	Sunlife 2015-6-25 09:29
预览用MegaWizard 建立一个FIFO宏功能模块时候，这个是怎么回事?麻烦请看看 ...2	UFO 2010-6-26	117043	Sunlife 2015-6-24 11:38
预览基于FPGA的跳频扩频通信系统的设计与实现 ...2	CHANG 2010-6-26	125853	Sunlife 2015-6-24 11:37
预览时序仿真总出错 ...2	VVC 2010-6-26	105321	Sunlife 2015-6-24 11:34
预览状态机的速度 ...2	CHA 2010-6-26	105140	Sunlife 2015-6-24 11:34
预览如何提高fpga速度	夜带水果刀 2010-6-26	92897	Sunlife 2015-6-24 11:31
预览如果状态机里的一个状态在一个时钟周期里没有执行完会怎样呢？ ...2	longt 2010-6-26	137793	Sunlife 2015-6-24 11:30
预览产生了latch如何消除? ...2	encounter 2010-6-26	118724	Sunlife 2015-6-24 10:47
预览 fpga新手请教，verilog代码问题~~~ ...2	VVIC 2010-6-26	126445	Sunlife 2015-6-24 10:46
预览这段verilog代码为什么会综合出锁存器	longtim 2010-6-26	87701	Sunlife 2015-6-24 10:45
预览 VHDL写了一个程序单片机怎么和CPLD连接啊?	longtime 2010-6-26	74380	Sunlife 2015-6-24 10:44
预览 CPLD能不能不接时钟工作 ...2	ATA 2010-6-26	106546	Sunlife 2015-6-24 10:44
预览一个状态机的问题	CCIE 2010-6-26	83039	Sunlife 2015-6-24 10:44
预览这个warning是什么意思？？	longtim 2010-6-26	72354	Sunlife 2015-6-24 10:43
预览为什么VHDL程序总是出错？ ...2	interige 2010-6-26	116360	Sunlife 2015-6-24 10:43
预览求教cpld接晶振的问题？？？	inter 2010-6-26	93416	Sunlife 2015-6-24 10:42
预览大家学习VHDL用什么工具 ...2	FFT 2010-6-26	104329	Sunlife 2015-6-24 10:42
预览仿真中出现的14'hUUUU是什么意思？	interige 2010-6-26	83146	Sunlife 2015-6-24 10:40