FPGA技术交流今日: 0|主题: 13287|排名: 7

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预览谁有vhdl语言发我个，谢谢了	白衣胜雪 2010-7-9	22006	Sunlife 2015-7-7 17:13
预览你们手里又FPGA相关的QQ群吗？	zwzjgyw 2010-7-2	53270	Sunlife 2015-7-7 17:13
预览 verilog实现jpeg压缩 ...2	interige 2010-6-27	116372	Sunlife 2015-7-7 16:40
预览学quartus中遇到的问题	UFP 2010-6-27	32301	Sunlife 2015-7-7 16:40
预览为什么仿真时总出现脉冲？那就是竞争冒险吗？	ccs 2010-7-15	93375	Sunlife 2015-7-7 16:40
预览 verilog这个程序的错误什么意思啊？ ...2 3	encounter 2010-6-28	2212274	Sunlife 2015-7-7 16:23
预览求助	chenbin0502 2010-7-10	22024	Sunlife 2015-7-7 16:22
预览进行一个数字系统设计的步骤	meng454619501 2010-7-12	22058	Sunlife 2015-7-7 13:47
预览怎么用verilog描述7进制计数器?	interig 2010-6-28	32444	Sunlife 2015-7-5 21:34
预览在VHDL 语言中,COMPONENT 语句的怪问题	ngtim 2010-6-27	84085	Sunlife 2015-7-5 21:04
预览 fpga程序	ATA 2010-6-28	310569	Sunlife 2015-7-5 21:03
预览功能仿真时出现的问题	ANG 2010-6-27	42273	Sunlife 2015-7-5 20:53
预览求助!各位大侠,用VERILOG或VHDL写一段代码，实现消除一个glitch	ANG 2010-6-28	44554	Sunlife 2015-7-5 20:52
预览哪位大大有QDPSK或8DPSK调制解调的VHDL程序啊？	longtim 2010-6-28	32474	Sunlife 2015-7-5 20:52
预览 VHDL中的Loop语句及其描述的8位奇偶校验电路	ICE 2010-6-27	32284	Sunlife 2015-7-5 20:51
预览问个问题（verilogHDL）	interig 2010-6-27	31735	Sunlife 2015-7-5 20:51
预览哪位有verilog闹钟系统设计的程序和方法	ups 2010-6-28	42129	Sunlife 2015-7-5 20:51
预览 specify和endspecify是？	HDL 2010-6-27	62974	Sunlife 2015-7-5 20:51
预览请教 verilog要记录一个任意波形，第m个上升沿到第n个上升沿之间所用的时间间隔	ANG 2010-6-28	42296	Sunlife 2015-7-5 20:50
预览顶层例化的时候如何看到中间信号?	UFP 2010-6-27	42240	Sunlife 2015-7-5 20:50
预览 verilog仿真的问题	CTT 2010-6-28	21996	Sunlife 2015-7-4 16:51
预览刚开始学verilog hdi想知道一下直流电机的控速程序原理	UFO 2010-6-28	32107	Sunlife 2015-7-4 11:26
预览请教testbench！	encounter 2010-6-28	22148	Sunlife 2015-7-4 11:26
预览 quartus编译warning:Info: Assuming node "clkin" is an undefined clock	ANG 2010-6-27	25335	Sunlife 2015-7-4 11:26
预览谁知道1602lcd的设计吗?	VVIC 2010-6-27	32060	Sunlife 2015-7-4 11:26
预览这个verilog程序请懂的高手给我讲下原理吗？	encounter 2010-6-27	41990	Sunlife 2015-7-4 10:59
预览求救：使用ISE设置scehematic时的问题	longtime 2010-6-27	22162	Sunlife 2015-7-4 10:59
预览实现了一个4bit的串并转换，现在我想每四个串行输入的结果用data_temp这个寄存器存储	HANG 2010-6-28	21768	Sunlife 2015-7-4 10:40
预览如何有ＶＨＤＬ产生高斯分布	encounter 2010-6-28	21835	Sunlife 2015-7-4 10:39
预览用VHDL设计CRC检错纠错电路	HDL 2010-6-26	42806	Sunlife 2015-7-4 10:38
预览 ]verilog怎么用两个时钟驱动一个输出？	inter 2010-6-27	21889	Sunlife 2015-7-4 10:38
预览怎么用vhdl写一个模10的bcd码的减法记数器啊？	longtim 2010-6-28	32400	Sunlife 2015-7-4 10:38
预览 FPGA中乘法器设计是否需要Wallace tree	UFP 2010-6-27	22238	Sunlife 2015-7-4 10:35
预览求： sdr_sdram 控制器（VHDL）代码	VVIC 2010-6-27	22400	Sunlife 2015-7-4 10:35
预览关于always语句的电平触发的问题	ANG 2010-6-27	32128	Sunlife 2015-7-4 10:33
预览看看下面的程序如何翻译成verilog代码	usb 2010-6-28	32527	Sunlife 2015-7-4 10:32
预览选择FPGA芯片要考虑哪些因素？	longtim 2010-6-27	32838	Sunlife 2015-7-4 10:32
预览系统级和算法级有什么区别啊？	tim 2010-6-27	32351	Sunlife 2015-7-4 10:31
预览用uart将参数用pc 传给fpga,所以我希望大家指点	CHA 2010-6-27	21998	Sunlife 2015-7-4 10:30
预览 STD_LOGIC类型的请教没有X赋值前，它是不是有默认值？如果有的话是不是被默认为11？	FFT 2010-6-27	32150	Sunlife 2015-7-4 10:30