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预览 想实现GPIO与XGPIO的管脚电平一致，编了下面的程序 ANG 2010-6-26 12314 usd 2010-6-26 03:54
预览 状态机的例子是分了三个process的那种 不同process之间是并行执行的 我不是少爷 2010-6-25 42491 海龟 2010-6-26 03:53
预览 verilog在变量定义时可以直接赋初值 interi 2010-6-26 56618 VVC 2010-6-26 03:53
预览 14bit双向IO口 cpld longtime 2010-6-26 22639 tim 2010-6-26 03:53
预览 如何用VHDL语言设计CRC编码器 encounter 2010-6-26 23268 longt 2010-6-26 03:51
预览 vcs作后仿真如何dump出vpd波形文件 ANG 2010-6-26 36977 AAT 2010-6-26 03:51
预览 请问我用JTAG口向CPLD写入程序，如果要删改，应如何把这些程序删除？ longtime 2010-6-26 12037 interi 2010-6-26 03:47
预览 verilog测试文件使用方法 usd 2010-6-26 12964 UFO 2010-6-26 03:47
预览 我的.vhd文档不能编译。MAX_PLUS2的lisence.dat文件在哪有下的？ CCIE 2010-6-26 22507 longtime 2010-6-26 03:46
预览 求助：使用Quartus 软件仿真工具出现的问题 ICE 2010-6-26 12111 interi 2010-6-26 03:46
预览 单进程状态机的设计 encounter 2010-6-26 64580 usb 2010-6-26 03:46
预览 求助:EZUSB FX2调试遇到问题?? ups 2010-6-26 43015 ANG 2010-6-26 03:44
预览 如何在FPGAADVANTAGE 6.1里加MODELSIM? longtim 2010-6-26 12176 CHANG 2010-6-26 03:44
预览 epm270里的ufm（user flash memory）可以用来干什么 inter 2010-6-26 43220 ANG 2010-6-26 03:42
预览 有什么办法让synplify能识别所写的状态机呢,写代码有什么讲究 inter 2010-6-26 33044 CCIE 2010-6-26 03:41
预览 verilog状态机死机 UFP 2010-6-26 24411 usd 2010-6-26 03:41
预览 我要设计一个位串的数组，并初始化，可编译通过不了 VVIC 2010-6-26 12095 usd 2010-6-26 03:37
预览 这是一个4位的移位寄存器DIR是不是控制左移或者右移的 UFO 2010-6-26 32850 interig 2010-6-26 03:36
预览 fpga新手有关verilog中全等号===的使用 ICE 2010-6-26 22899 VVC 2010-6-26 03:36
预览 riviera的代码分析工具code coverage CHAN 2010-6-26 33066 ANG 2010-6-26 03:36
预览 图像采集的系统DSP和CPLD的问题 CCIE 2010-6-26 23104 longtime 2010-6-26 03:35
预览 cpld的时钟频率是怎么算的？ AAT 2010-6-26 33375 CCIE 2010-6-26 03:35
预览 光纤电流互感器数据处理算法的fpga实现要求用verilog hdl语言去做。 AAT 2010-6-26 12408 ups 2010-6-26 03:34
预览 cpld设计流程 CHANG 2010-6-26 11866 interige 2010-6-26 03:33
预览 【求助】：高手帮忙看看我的vhdl程序问题出在什么地方 HDL 2010-6-26 32279 ANG 2010-6-26 03:33
预览 偶是新手 本人开始学verilog，请问用什么软件编程？ VVC 2010-6-26 22274 ATA 2010-6-26 03:31
预览 用的Quartus 60由于没有lincense,所以不能自动生成.sof和.pof文件怎么办? ups 2010-6-26 22902 UFP 2010-6-26 03:30
预览 请问大家三段式状态机的问题 inter 2010-6-26 12588 ATA 2010-6-26 03:29
预览 电平产生问题 ups 2010-6-26 22273 ANG 2010-6-26 03:29
预览 求助：code style check工具 VVIC 2010-6-26 12452 ngtim 2010-6-26 03:25
预览 脉冲按键电话按键显示器设计Verilog HDL ATA 2010-6-26 12318 CHA 2010-6-26 03:24
预览 EPM1270管脚未定义 HDL 2010-6-26 42743 CHANG 2010-6-26 03:18
预览 MAXPLUSII10.2和licen？，编译不了咯 inter 2010-6-26 22789 CCIE 2010-6-26 03:17
预览 关于用Gray码替换Binary码编写状态机的问题 FFT 2010-6-26 23046 ngtim 2010-6-26 03:15
预览 程序怎么改:输入有两个时钟信号：gate：1Hz方波，clk：40MHz；另一输入是使能信号：en longtim 2010-6-26 32868 ups 2010-6-26 03:14
预览 fpga工程师有人用过ISE中的stateCAD么? ups 2010-6-26 12359 UFO 2010-6-26 03:13
预览 CPLD设计主备控制器 VVC 2010-6-26 22080 CHANG 2010-6-26 03:10
预览 ASIC设计流程以及所用工具 CCIE 2010-6-26 32497 ATA 2010-6-26 03:09
预览 关于FPGA实现过程的问题！！ 纸风铃 2010-6-25 32329 一个人的舞台 2010-6-26 03:09
预览 verilog键盘控制状态机问题 CCIE 2010-6-26 12315 interige 2010-6-26 03:08
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