跟李凡老师学FPGA之VHDL基础D01（20160720课堂笔记）

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        （分享设计）。
        解决SDR后仿问题。
        10/11/12/13，很好。
        没问题。
        全编译。
        大家看在180°的情况之下的后仿， 谁报告错误？
        如果只有美光报告错误，这就好调了。
        如果美光和Altera同时报告错误，那就麻烦了。
        就说明我们有跨时钟域的问题。
        写方向上发生跨时钟域的问题。
        先调好了是美光报错，结果再调Altera的时候，那边又报错了。
        来回反复地报错。

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        （分享设计）。
        解决SDR后仿问题。
        只要一开始都是美光的错，后面反而好调。
        反复都不怕。
        就是180°的情况之下。
        锁相环稳定之前不用管。
        不断刷新。
        Cke拉高之前不用管。
        保存一下。

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        （分享设计）。
        解决SDR后仿问题。
        那你这个问题就麻烦了。
        你这边有cyclone报错。
        这边有极少数美光的错。
        Altera报得多。
        这个时候是不应该发生Altera的错误的。
        我看你什么时候停？

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        （分享设计）。
        解决SDR后仿问题。
        后面不需要这么长吧？
        400够了吧，已经读出来了。
        让它停下来。
        我们现在只写不读，因为写方向是没有跨时钟域的问题的。
        先把读全部屏蔽。
        写方向上没有跨时钟域的问题，就不应该报错。
        这个已经对齐了，local_wrreq。
        我找一下看。
  

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        （分享设计）。
        解决SDR后仿问题。
        你没对齐时钟啊。

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        （分享设计）。
        解决SDR后仿问题。
        进library选中tb文件，点右键选recompile。
        Restart，run –all。
        这个时候我把读全部屏蔽了，只有写。
        因为写方向从结构上来讲，它没有任何跨时钟域的问题，正好是中心对齐。
        不断刷新。
  

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        （分享设计）。
        解决SDR后仿问题。
        要报错，写方向上一定是美光报。
        Altera它没有任何跨时钟域的问题。
        都是用相同的时钟来驱动，相同的时钟来捕获，不应该报任何错误。
        修改格式为十六进制和ASCII码。
        它已经报告这边有错误了。

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        （分享设计）。
        解决SDR后仿问题。
        看报告。
        这一定是代码里面出问题了。
        Cyclone报错。
        看看你的设计。
        以前也发生过这种情况。
        读模块你是这样写的啊。
        捕获时钟。

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        （分享设计）。
        解决SDR后仿问题。
        把读模块的输入关掉，变成高阻。
        全编译。
        先把写方向上调好。
  

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        （分享设计）。
        解决SDR后仿问题。
        还有一种情况，就是写成非安全行为。
        如果是沿敏感、电平敏感的电路，一定要全条件、全线与。
        全条件的叙述，if语句要有else。
        这就只有美光报了。
        这就好办了。