跟李凡老师学FPGA扩频通信D02：串行通信设计（20170419课堂笔记）

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        （同学分享）。
        三、接收器设计。
        3.2 架构设计。
        01011010。
        比较器输出同步，fs_syn。

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        （同学分享）。
        三、接收器设计。
        3.2 架构设计。
        这是一个移位寄存器，只在指定的时间段，检测这个同步信号。
        所以说，这是保守的解决方案。
        状态机会知道，只在特定的时间来检测它。
        帧头的检测要说难也难，要说简单也简单。
        从FS出去了以后，仍然是一个冰糖葫芦串。

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        （同学分享）。
        三、接收器设计。
        3.2 架构设计。
        根据节拍分析，我们知道这个冰糖葫芦串的边界在什么地方？
        所以说，再往后面，fs给谁？
        给并化器了。
        des_coder，DES。

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        （同学分享）。
        三、接收器设计。
        3.2 架构设计。
        都是clk时钟域的。
        然后它输出什么值？
        它已经并化了，变成总线了。
        线条改成1.5磅。

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        （同学分享）。
        三、接收器设计。
        3.2 架构设计。
        并化器的架构，我也说一下。
        并化器，就是把串行改成并行。
        现在我们是把串行转成并行。
        我们是怎么把并转成串的呢？
        我们是把并行全部给移位寄存器，是用总线给它。
        串行输出。
        这是做它的串化器。
        并化器呢，正好相反。

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        也是一个移位寄存器。
        这是并化器。
        Fs，单比特。

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        （同学分享）。
        三、接收器设计。
        3.2 架构设计。
        然后用总线形式输出。
        就叫des也可以。
        当然这都是带控制的。
        控制是写des的使能，des_en。
        当使能为真，就移位。
        每一次它都移位，我们就在正确的位置上捕获des这个信号。

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        （同学分享）。
        三、接收器设计。
        3.2 架构设计。
        因为帧头已经去掉了。
        应该是65位，64:0。
        信息位，加上奇偶校验位。

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        （同学分享）。
        三、接收器设计。
        3.2 架构设计。

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        （同学分享）。
        三、接收器设计。
        3.2 架构设计。
        现在应该进哪个模块？
        奇偶校验。
        现在是做decoder。
        Dparity，DP。