跟李凡老师学FPGA扩频通信D02：串行通信设计（20170419课堂笔记）

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        （同学分享）。
        三、接收器设计。
        3.2 架构设计。
        奇偶校验检查，它会有一个报错的信息。
        是输出。

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        （同学分享）。
        三、接收器设计。
        3.2 架构设计。
        输出parity_error信号。

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        （同学分享）。
        三、接收器设计。
        3.2 架构设计。

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        （同学分享）。
        三、接收器设计。
        3.2 架构设计。
        加上三个控制信号，使能、时钟、复位。
        到解密了。

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        （同学分享）。
        三、接收器设计。
        3.2 架构设计。
        Dxor，DX。

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        （同学分享）。
        三、接收器设计。
        3.2 架构设计。
        解密了以后，仍然是64位的。

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        （同学分享）。
        三、接收器设计。
        3.2 架构设计。
        下面是接收器的接收缓冲，FIFO。
        R_fifo，RF。

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        （同学分享）。
        三、接收器设计。
        3.2 架构设计。
        从3.1处拷贝3个信号。

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        （同学分享）。
        三、接收器设计。
        3.2 架构设计。

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        （同学分享）。
        三、接收器设计。
        3.2 架构设计。
        Fifo另外一端的信号有哪些？
        跟发送不一样。
        这边是读请求，它的内核应该是写请求。