跟李凡老师学FPGA扩频通信D02：串行通信设计（20170419课堂笔记）

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        （同学分享）。
        三、接收器设计。
        3.2 架构设计。
        不用做满信号了。
        因为它永远不会满。

学习学习学习

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        （同学分享）。
        三、接收器设计。
        3.2 架构设计。
        这个接收缓冲器不用做这么满。
        满了就会丢失。
        然后写状态机。
        这是接收状态机。
        看发送器的状态机怎么写。

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        （同学分享）。
        三、接收器设计。
        3.2 架构设计。
        R_fifo加上一个时钟。
        状态机一般都是输出，是做控制的。
        但它要得到情报啊。
        它跟发送器不一样，发送器只要非空就可以发。

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        （同学分享）。
        三、接收器设计。
        3.2 架构设计。
        接收器看哪一端？
        帧同步信号。
        它也是线性序列机，它是由这个信号来启动的。

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        （同学分享）。
        三、接收器设计。
        3.2 架构设计。
        还有一个rf的写请求。
        它是总司令部，所有的模块都听他的指挥。

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        （同学分享）。
        三、接收器设计。
        3.2 架构设计。
        把层次关系做出来。
        打上标签。

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        （同学分享）。
        三、接收器设计。
        3.2 架构设计。
        今天下午稍微紧张一点，我们全力以赴地把这个做完。
        现在的任务就是要写代码。
        休息十分钟。
        先保存一下。
        添加时钟、复位。

（休息）

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        （同学分享）。
        新建mdecoder.v文件。
        我们现在做的帧头的同步头是首发的。
        保存。

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        （同学分享）。
        编写mdecoder.v代码。
        重新保存。
        Ctrl+S、Ctrl+K。
        因为我做成的是MSB，高位优先。
        就要改一下代码。