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预览程序怎么改:输入有两个时钟信号：gate：1Hz方波，clk：40MHz；另一输入是使能信号：en	longtim 2010-6-26	32558	ups 2010-6-26 03:14
预览 fpga工程师有人用过ISE中的stateCAD么?	ups 2010-6-26	12015	UFO 2010-6-26 03:13
预览 CPLD设计主备控制器	VVC 2010-6-26	21783	CHANG 2010-6-26 03:10
预览 ASIC设计流程以及所用工具	CCIE 2010-6-26	32186	ATA 2010-6-26 03:09
预览关于FPGA实现过程的问题！！	纸风铃 2010-6-25	31914	一个人的舞台 2010-6-26 03:09
预览 verilog键盘控制状态机问题	CCIE 2010-6-26	12009	interige 2010-6-26 03:08
预览 VHDL中是不是不分三段两段状态机啊	豆芽 2010-6-25	42492	七郎仔 2010-6-26 03:07
预览我的状态机出现时序滞后，请问高手怎么办	ATA 2010-6-26	11953	longtim 2010-6-26 03:05
预览想为下一个模块产生一个使能信号如何写比较好	longtim 2010-6-26	21999	CCIE 2010-6-26 03:04
预览听说mentor的0-in能进行亚稳态分析，是不是真的？	海龟 2010-6-26	53038	蓝雪 2010-6-26 03:04
预览关于端口轮询的实现方法请教？	CHANG 2010-6-26	11716	CCIE 2010-6-26 03:03
预览 altera 的emp240驱动dm12864c液晶verilog程序	inter 2010-6-26	22659	usb 2010-6-26 03:00
预览求助：UART的VHDL 程序	usb 2010-6-26	12126	VVC 2010-6-26 02:59
预览请问为什么会有这样的问题，在寄存器前面加一个线网再赋值就要慢一个周期	HDL 2010-6-26	12047	interig 2010-6-26 02:59
预览 epm7128slc84-15的问题.下载两次之后说硬件没有连接.	longt 2010-6-26	32253	VVIC 2010-6-26 02:58
预览请教关于状态机和计数器延时的配合	HANG 2010-6-26	12170	HDL 2010-6-26 02:57
预览请问关于ncsim的问题	HDL 2010-6-26	01727	HDL 2010-6-26 02:50
预览一款FPGA芯片中可以设置几个控制器	UFO 2010-6-26	12369	interig 2010-6-26 02:49
预览有什么好的HDL编辑工具？	CTT 2010-6-26	42705	VVC 2010-6-26 02:47
预览 Ise中调用synplify pro	tim 2010-6-26	12510	CHAN 2010-6-26 02:46
预览求助,VHDL语言设计,急!	tim 2010-6-26	11766	ATA 2010-6-26 02:41
预览谁知道那有fpga advantage下载	CHANG 2010-6-26	01691	CHANG 2010-6-26 02:41
预览 one-hot状态机两种编码方式综合成果的比较	CHANG 2010-6-26	12851	CHANG 2010-6-26 02:37
预览 EPM3064A的IO口驱动能力怎么样？	CHAN 2010-6-26	13044	usb 2010-6-26 02:35
预览有谁能说一下是verilog还是vhdl啊	CHA 2010-6-26	11647	CCIE 2010-6-26 02:34
预览做asic 的迷茫	七郎仔 2010-6-25	52739	蓝雪 2010-6-26 02:30
预览在vhdl中，用状态机实现和用同等功能的if_else语句实现，有什么区别？	inter 2010-6-26	12352	CCIE 2010-6-26 02:29
预览在ISE下采用verilog编程遇到的几个问题，请指教	ICE 2010-6-26	42769	encounter 2010-6-26 02:29
预览状态机的问题有关检错的程序	AAT 2010-6-26	12031	ATA 2010-6-26 02:29
预览 fpga高手讨论一下代码的命名规范	HANG 2010-6-26	02003	HANG 2010-6-26 02:27
预览 EMP7064LC68用什么方式下载，看资料好像说不能用JTAG方式？	HANG 2010-6-26	11800	longt 2010-6-26 02:27
预览状态编码到底怎么用?	麦子 2010-6-25	32321	一个人的舞台 2010-6-26 02:27
预览关于从SLAVE端提取时钟的方式	纸风铃 2010-6-25	21992	七郎仔 2010-6-26 02:26
预览 verilog偶数个非门进行短暂的延时防止优化的问题	纸风铃 2010-6-25	42406	帅帅 2010-6-26 02:25
预览关于示波器等效采样和实时采样	longt 2010-6-26	01651	longt 2010-6-26 02:25
预览 MAX PLUS II 的时钟频率问题	longt 2010-6-26	22490	CCIE 2010-6-26 02:24
预览我的CPLD延迟7ns对外部SRAM的地址加减和re.oe.ce控制,回影响数据的读写吗	CHANG 2010-6-26	12048	longt 2010-6-26 02:24
预览请教设计停表的verilog 代码	inter 2010-6-26	12199	longtim 2010-6-26 02:24
预览 Quartus里说生成netlist必须用smnplicity而不能用synplicity pro?	longtime 2010-6-26	02029	longtime 2010-6-26 02:23
预览同一型号的封装管脚不同能编译一样么！	tim 2010-6-26	01675	tim 2010-6-26 02:21