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预览 编译出现如下的警告Warning (10030):这句警告是什么意思？高手指点下  ...2 HANG 2010-6-28 125649 UFO 2010-6-28 12:48
预览 verilog中@（）语句的探索与讨论  ...2 interige 2010-6-27 116214 HDL 2010-6-28 11:44
预览 testbench问题！！ise中为什么不能编写verilog的testbench?却能编写vhdl的.  ...2 inter 2010-6-27 146816 ups 2010-6-28 11:25
预览 编译警告怎么消除？ FFT 2010-6-28 93231 inter 2010-6-28 11:02
预览 verilog一个运算符的问题  ...2 ups 2010-6-28 117061 ICE 2010-6-28 10:55
预览 quartusII这个警告有什么影响?应该怎么避免？  ...2 FFT 2010-6-27 116206 CHANG 2010-6-28 10:54
预览 大家fpga设计都用什么软件？  ...23 ANG 2010-6-26 2510965 lovepower97 2010-6-28 10:51
预览 面向多媒体的FPGA设计？ ngtim 2010-6-28 83392 ANG 2010-6-28 10:40
预览 verilog异步触发问题 AAT 2010-6-27 94408 longt 2010-6-28 10:36
预览 SystemVerilog语言简介  ...2 usb 2010-6-27 105865 interig 2010-6-28 10:35
预览 想将两个8位数组合成一个16位的数,这样的VHDL程序怎么写?  ...2 encounter 2010-6-28 115839 longtim 2010-6-28 10:28
预览 verilog8位数的串入并出 代码 interig 2010-6-28 83792 encounter 2010-6-28 10:22
预览 verilog程序?谢谢了  ...2 CHAN 2010-6-27 125461 VVIC 2010-6-28 10:17
预览 verilog初学者实际工作中遇到的问题 请大家指点下~~~  ...2 CHANG 2010-6-28 105662 interig 2010-6-28 10:13
预览 什么叫可综合 tim 2010-6-27 93819 tim 2010-6-28 10:10
预览 Verilog的结构语句、系统任务...  ...2 CHAN 2010-6-28 106624 interi 2010-6-28 10:08
预览 计数器问题，这个代码的testbench对不对，仿真的时候，输出一直是X longtim 2010-6-28 73464 AAT 2010-6-28 09:43
预览 请教Verilog的问题data;这句中既然是定义了一位的，为什么又要定义成[0..0]这样的形式  ...2 ups 2010-6-27 104876 UFP 2010-6-28 09:35
预览 verilog这段代码的输出怎样去掉毛刺  ...2 CCIE 2010-6-27 117080 ngtim 2010-6-28 09:32
预览 QUARTUS的延时和初始化问题  ...2 interi 2010-6-28 105907 CHA 2010-6-28 09:27
预览 FPGA引脚输出(LVTTL)随频率变高而严重变形，怎么解决 老怪甲 2010-6-28 01530 老怪甲 2010-6-28 09:20
预览 求助：这样的信号怎么产生呢？ usd 2010-6-27 82738 longtim 2010-6-28 09:18
预览 模块中设计了一个分频器,产生的频率要同时给我设计的两个FIFO同时提供时钟. tim 2010-6-28 73003 CCIE 2010-6-28 09:16
预览 有个程序那个reg给dout赋值是不是就是给dout赋初值,如果不是,那么要给dout 一个初值 AAT 2010-6-27 93102 CTT 2010-6-28 09:15
预览 一段关于流水代码的问题 usd 2010-6-27 72749 CHAN 2010-6-28 09:12
预览 VHDL菜鸟问题 FFT 2010-6-27 93908 inter 2010-6-28 09:03
预览 process进程内外的串行并行?  ...2 UFP 2010-6-27 107616 ICE 2010-6-28 09:02
预览 哪位高手能帮我写一下用Verilog HDL语言来实现组相联cache的行为级设计! ups 2010-6-26 42375 interig 2010-6-28 09:00
预览 推荐一本学习VHDL的教材 ngtim 2010-6-27 73476 longt 2010-6-28 09:00
预览 请教verilog代码使用repeat产生确定数目的时钟脉冲  ...2 interige 2010-6-28 1212078 HDL 2010-6-28 08:55
预览 fpga新手的verilog困惑 CHANG 2010-6-28 73066 CHANG 2010-6-28 08:53
预览 求教：：@()的问题 longtime 2010-6-27 82609 longt 2010-6-28 08:38
预览 VHDL 程序问题求教 VVC 2010-6-28 83701 CHAN 2010-6-28 08:37
预览 计数器？有个输出y，怎么使y在0到32为1 ，在32到64为1，64到100又为0？ interi 2010-6-28 62640 CHAN 2010-6-28 08:36
预览 关于DPLL中鉴相器的Verilog的代码怎么写 AAT 2010-6-28 74204 CHAN 2010-6-28 08:27
预览 verilog hdl学习 谁知道在VERILOG 中怎么用双向口呀？ ups 2010-6-27 93698 tim 2010-6-28 08:07
预览 怎么用数据流描述？？？？ UFO 2010-6-27 73349 longt 2010-6-28 08:06
预览 如何用VERILOG实现串-并转换？请各位达人指教！ tim 2010-6-28 83497 VVIC 2010-6-28 08:05
预览 256*8的rom的VHDL设计 longtime 2010-6-27 63193 ngtim 2010-6-28 07:56
预览 ＰＬＬ的使用方法！ ANG 2010-6-27 83679 ANG 2010-6-28 07:52
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