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预览 有知道怎么用nc混合仿真verilog和vhdl的么 I2C 2010-7-20 01950 I2C 2010-7-20 08:39
预览 用verilog程序怎样实现10进制数转换为2进制 dds 2010-7-19 02189 dds 2010-7-19 10:26
预览 SOPC怎么来定制PWM组件时TYPE 里面怎么没有avalon_slave dds 2010-7-19 02214 dds 2010-7-19 09:08
预览 请问用FPGA的VGA显示图片怎么做啊？ dds 2010-7-19 02319 dds 2010-7-19 09:06
预览 我现在需要在fpga上需要输出一个 1mhz的差分信号，需要如何实现？ 谢谢 dds 2010-7-19 01735 dds 2010-7-19 09:05
预览 Innovation multi-channel DDCs IP core pornanier 2010-7-19 01932 pornanier 2010-7-19 01:07
预览 多重嵌套的case语句是否能被综合? fenlido 2010-7-18 02105 fenlido 2010-7-18 21:07
预览 请各路朋友帮帮忙 tianya 2010-7-15 01774 tianya 2010-7-15 16:28
预览 请问：达人高人viterbi核怎么用啊！ yl88888 2010-7-14 01805 yl88888 2010-7-14 17:35
预览 有没有用verilog HDL编写接口代码的？ luchunmei 2010-7-14 01901 luchunmei 2010-7-14 10:33
预览 此代码为什么会被优化掉?真奇怪 lzxylwq 2010-7-14 01897 lzxylwq 2010-7-14 08:15
预览 用Verilog如何产生一个信号sint miwueshine 2010-7-13 02293 miwueshine 2010-7-13 17:21
预览 请问在synplify pro 中复制RTL图时太大了，会失真怎么样解决不失真哈 dds 2010-7-11 01840 dds 2010-7-11 10:56
预览 请问在synplify pro 中复制RTL图时太大了，会失真怎么样解决不失真 vvt 2010-7-10 01995 vvt 2010-7-10 06:15
预览 深圳承兴益电子有限公司样板收费标准 mk5201314 2010-7-9 01713 mk5201314 2010-7-9 16:12
预览 请教：在ISE的sch顶层设计里如何调用.ngc文件？ hucy6064 2010-7-9 02134 hucy6064 2010-7-9 10:06
预览 关于DATAES(多时钟域数据转换) 求助 急 four0clock 2010-7-8 01690 four0clock 2010-7-8 11:53
预览 在书上看了个另类3分频电路50%占空比，没看懂求指教 qglyj 2010-7-6 01753 qglyj 2010-7-6 15:37
预览 有没有人用过SYSTYEM generator 的 Mcode模块？ luchunmei 2010-7-5 01661 luchunmei 2010-7-5 11:02
预览 求购二手Xilinx FPGA开发板 jhtkiss 2010-7-3 01940 jhtkiss 2010-7-3 21:49
预览 光纤电流互感器数据处理算法的fpga实现要求用verilog hdl语言去做。 AAT 2010-7-3 01557 AAT 2010-7-3 06:17
预览 请问各位高手，quartus中的fitter一步执行完产生什么文件（仅是fitter这步产生的）？ jjdehai 2010-7-1 01759 jjdehai 2010-7-1 14:01
预览 加法器的流水线:3级加法器形成流水线结构，时钟上怎么控制  ...23 HDL 2010-6-28 2310226 longtime 2010-6-29 00:14
预览 I2C的双向信号的问题?当SDA接收来自控制器外端的ACK信的问题  ...23 VVIC 2010-6-27 2813196 CCIE 2010-6-28 23:59
预览 请教串并并串转换原理  ...23 UFP 2010-6-28 2413120 interige 2010-6-28 23:15
预览 fpga控制0809  ...23 ICE 2010-6-27 2110252 longt 2010-6-28 22:33
预览 初学verilog，碰到问题不知道怎样解答  ...23 VVC 2010-6-28 209571 interige 2010-6-28 20:39
预览 16位超前进位加法器  ...2 CHA 2010-6-27 177453 longtime 2010-6-28 20:38
预览 一截这样的脉冲需要检验出来,并以规则等宽的的0 1脉冲来表示,请问具体有什么思路呢?  ...23 longtim 2010-6-28 2012213 HDL 2010-6-28 20:32
预览 testbench的写法，这样写是规范的么？  ...23 inter 2010-6-27 2211139 interi 2010-6-28 20:30
预览 元件例化  ...23 interig 2010-6-27 2114522 CTT 2010-6-28 18:53
预览 毕业设计嵌入式计算器  ...2 longtime 2010-6-27 178417 usd 2010-6-28 18:11
预览 怎么在不用DFF的情况下,实现四分频电路,仅用OR ,AND NOT 之类的门实现  ...2 usb 2010-6-28 197658 AAT 2010-6-28 17:56
预览 verilog来分析下啊  ...2 longtime 2010-6-27 157080 ICE 2010-6-28 17:48
预览 关于综合出锁存器的问题，请指教  ...23 ANG 2010-6-27 208971 CTT 2010-6-28 16:57
预览 在mux+plus2里面 这段VHDL程序该怎么改~  ...2 ups 2010-6-27 167952 longtim 2010-6-28 16:14
预览 verilog编写的键盘扫描程序  ...2 ICE 2010-6-28 158304 CHAN 2010-6-28 15:31
预览 急求Spartan-3E电源部分电路设计... xinchao 2010-6-28 02811 xinchao 2010-6-28 15:11
预览 FPGA笔试题:用Verilog/VHDL写出程序，要求要有饱和处理  ...2 interig 2010-6-27 126607 ATA 2010-6-28 15:06
预览 输出端口这样定义合适想把dataout定义成位宽为12长度为6的数组  ...2 tim 2010-6-28 177133 VVIC 2010-6-28 14:58
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