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FPGA技术交流 今日: 0|主题: 13231|排名: 4 

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预览 如何在Verilog实现一个将加法器的结果载入D触发器的代码 ANG 2010-6-28 63282 FFT 2010-6-28 04:28
预览 如果要设计个模块，这个模块时钟有125MHZ和250MHZ选择 HANG 2010-6-27 52774 usb 2010-6-28 04:27
预览 利用verilog语言实现数学函数，如sine、cos函数、log2x以2为底的对数函数 ups 2010-6-27 55866 AAT 2010-6-28 04:25
预览 5分频（占空比3：2） CHAN 2010-6-28 21989 VVC 2010-6-28 04:22
预览 在用原理图编绎出现一个问题，请问一下用这种方式编译应该注意哪些问题 CTT 2010-6-28 32129 ups 2010-6-28 04:22
预览 各位请帮我看一下这是用什么语言写的程序？ tim 2010-6-28 32076 HANG 2010-6-28 04:22
预览 有人用VHDL写过产生服从高斯分布且方差可调的随机噪声的程序吗？ VVC 2010-6-27 53621 ngtim 2010-6-28 04:21
预览 请教VHDL语言的高手 usd 2010-6-28 31823 CTT 2010-6-28 04:21
预览 fpga组合逻辑反馈问题 ICE 2010-6-28 32943 longtim 2010-6-28 04:19
预览 关于选片？ longtime 2010-6-28 42035 ups 2010-6-28 04:18
预览 verilog想要实现一个轮寻的优先级仲裁器 ngtim 2010-6-28 22087 VVIC 2010-6-28 04:16
预览 MaxplusII 仿真时出现miss source的错误提示 HDL 2010-6-28 42717 VVIC 2010-6-28 04:11
预览 wire [`addr_size-1:0] #(5) addr = addr_r;＃（5）是延时的意思吗？ HANG 2010-6-27 42152 CTT 2010-6-28 04:04
预览 有人会DDS系统设计吗 CTT 2010-6-28 32344 CTT 2010-6-28 03:58
预览 麻烦各位给修改下,我这个实现不了输出的结果,结果直接置位高低电平了.. interi 2010-6-28 21814 ups 2010-6-28 03:58
预览 频率计的verilog的程序 CHAN 2010-6-27 42726 ngtim 2010-6-28 03:57
预览 问下一个关于Verilog中的case的问题要完成一个256选1电路 encounter 2010-6-27 63891 longtim 2010-6-28 03:56
预览 VHDL syntax error at counter10.vhd(32) near CTT 2010-6-27 32128 interig 2010-6-28 03:55
预览 如何分频我想从50MHZ的时钟频率分出 6MHZ的时钟，该如何做呢？好象不是整数倍哦 HANG 2010-6-27 32382 UFP 2010-6-28 03:51
预览 QuartusII在编译时出现的问题 VVC 2010-6-27 63315 interige 2010-6-28 03:45
预览 谁能给点通信模块方面的设计技巧和实例 longt 2010-6-28 22144 VVC 2010-6-28 03:43
预览 大家说我看什么书来入门verilog呢？ HDL 2010-6-27 62974 UFO 2010-6-28 03:43
预览 为什么顶层模块有两个时钟？ CHAN 2010-6-28 42014 ANG 2010-6-28 03:38
预览 我用VHDL做了一个分频器，怎么能消除延迟？ inter 2010-6-27 52921 longtim 2010-6-28 03:38
预览 说话人识别系统用FPGA能做出来吗？ usb 2010-6-28 32419 ngtim 2010-6-28 03:38
预览 用双模前置小数分频器实现任意小数分频的VHDL源代码 CTT 2010-6-28 46816 HDL 2010-6-28 03:36
预览 verilog多点例化问题 inter 2010-6-27 32686 CHAN 2010-6-28 03:34
预览 关于异步FIFO中两个时钟相差很大的问题 ANG 2010-6-27 32800 CCIE 2010-6-28 03:33
预览 求助！ＶＨＤＬ程序由于输入输出的位数太多，导致不能用现有的芯片硬件 ICE 2010-6-28 43326 CCIE 2010-6-28 03:32
预览 verilog编译仿真时出现问题（程序如下） tim 2010-6-27 42355 CCIE 2010-6-28 03:31
预览 用状态机实现对A/D转换器ADC0809的采样控制电路 interi 2010-6-28 43823 usd 2010-6-28 03:31
预览 fpga做频率计遇到的问题 CHANG 2010-6-28 31764 encounter 2010-6-28 03:27
预览 用FPGA控制CAN控制器SJA1000，主要是初始化部分 usd 2010-6-28 23734 longtime 2010-6-28 03:26
预览 谁有基于dds的vhdl实例，带原理图 ICE 2010-6-27 32165 AAT 2010-6-28 03:26
预览 用MAXPLUSII调试UART模块的奇偶校验器，波特率发生器，计数器各有个问题 ATA 2010-6-28 21844 AAT 2010-6-28 03:24
预览 vga控制器设计，仿镇波形能出来，可是到实验箱上实现的时候，却显示不出来任何东西 interi 2010-6-27 32100 longtime 2010-6-28 03:24
预览 关于XC3S400控制adc采样问题 ups 2010-6-27 41990 CCIE 2010-6-28 03:22
预览 vhdl如何建立自己的livrary？ interig 2010-6-28 22079 usb 2010-6-28 03:21
预览 vhdl中的元件配置问题 usd 2010-6-27 21890 CHAN 2010-6-28 03:19
预览 外接RAM的测试程序VHDL语言的 CHANG 2010-6-27 33307 ups 2010-6-28 02:56
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