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预览 fpga控制0809  ...23 ICE 2010-6-27 2110911 longt 2010-6-28 22:33
预览 初学verilog，碰到问题不知道怎样解答  ...23 VVC 2010-6-28 2010138 interige 2010-6-28 20:39
预览 16位超前进位加法器  ...2 CHA 2010-6-27 177717 longtime 2010-6-28 20:38
预览 一截这样的脉冲需要检验出来,并以规则等宽的的0 1脉冲来表示,请问具体有什么思路呢?  ...23 longtim 2010-6-28 2012752 HDL 2010-6-28 20:32
预览 testbench的写法，这样写是规范的么？  ...23 inter 2010-6-27 2211727 interi 2010-6-28 20:30
预览 元件例化  ...23 interig 2010-6-27 2115028 CTT 2010-6-28 18:53
预览 毕业设计嵌入式计算器  ...2 longtime 2010-6-27 179019 usd 2010-6-28 18:11
预览 怎么在不用DFF的情况下,实现四分频电路,仅用OR ,AND NOT 之类的门实现  ...2 usb 2010-6-28 198100 AAT 2010-6-28 17:56
预览 verilog来分析下啊  ...2 longtime 2010-6-27 157363 ICE 2010-6-28 17:48
预览 关于综合出锁存器的问题，请指教  ...23 ANG 2010-6-27 209395 CTT 2010-6-28 16:57
预览 在mux+plus2里面 这段VHDL程序该怎么改~  ...2 ups 2010-6-27 168416 longtim 2010-6-28 16:14
预览 verilog编写的键盘扫描程序  ...2 ICE 2010-6-28 158777 CHAN 2010-6-28 15:31
预览 急求Spartan-3E电源部分电路设计... xinchao 2010-6-28 02937 xinchao 2010-6-28 15:11
预览 FPGA笔试题:用Verilog/VHDL写出程序，要求要有饱和处理  ...2 interig 2010-6-27 126934 ATA 2010-6-28 15:06
预览 输出端口这样定义合适想把dataout定义成位宽为12长度为6的数组  ...2 tim 2010-6-28 177389 VVIC 2010-6-28 14:58
预览 有没有具体实例是贯穿整个设计的啊？  ...2 usd 2010-6-28 157009 interig 2010-6-28 14:49
预览 MAXPLUS II怎么不能进行编译和仿真啊？  ...2 interig 2010-6-27 158639 ups 2010-6-28 14:35
预览 同步置位与异步置位区别？  ...2 UFP 2010-6-28 137568 interige 2010-6-28 14:20
预览 verilog怎么才会自动生成ram或rom？  ...2 CCIE 2010-6-28 1012113 VVC 2010-6-28 14:19
预览 这个verilog程序有何问题？  ...2 longtim 2010-6-28 146915 usd 2010-6-28 14:05
预览 fpga优秀设计的十大戒律  ...2 interige 2010-6-27 126212 FFT 2010-6-28 14:03
预览 给一个信号赋值后，信号就一直是那个值，那还要锁存器干什么？  ...2 ICE 2010-6-27 136318 usd 2010-6-28 13:40
预览 VHDL实现16位精度锯齿波  ...2 longt 2010-6-28 136479 CTT 2010-6-28 13:40
预览 用vhdl编写一个时钟日历，我该如何编写呢？  ...2 VVIC 2010-6-28 107229 CCIE 2010-6-28 13:03
预览 fpga关于4倍频的讨论  ...2 VVIC 2010-6-28 108030 usd 2010-6-28 12:58
预览 编译出现如下的警告Warning (10030):这句警告是什么意思？高手指点下  ...2 HANG 2010-6-28 126326 UFO 2010-6-28 12:48
预览 verilog中@（）语句的探索与讨论  ...2 interige 2010-6-27 116786 HDL 2010-6-28 11:44
预览 testbench问题！！ise中为什么不能编写verilog的testbench?却能编写vhdl的.  ...2 inter 2010-6-27 148066 ups 2010-6-28 11:25
预览 编译警告怎么消除？ FFT 2010-6-28 93533 inter 2010-6-28 11:02
预览 verilog一个运算符的问题  ...2 ups 2010-6-28 117646 ICE 2010-6-28 10:55
预览 quartusII这个警告有什么影响?应该怎么避免？  ...2 FFT 2010-6-27 116713 CHANG 2010-6-28 10:54
预览 大家fpga设计都用什么软件？  ...23 ANG 2010-6-26 2511856 lovepower97 2010-6-28 10:51
预览 面向多媒体的FPGA设计？ ngtim 2010-6-28 83788 ANG 2010-6-28 10:40
预览 verilog异步触发问题 AAT 2010-6-27 94778 longt 2010-6-28 10:36
预览 SystemVerilog语言简介  ...2 usb 2010-6-27 106316 interig 2010-6-28 10:35
预览 想将两个8位数组合成一个16位的数,这样的VHDL程序怎么写?  ...2 encounter 2010-6-28 116525 longtim 2010-6-28 10:28
预览 verilog8位数的串入并出 代码 interig 2010-6-28 84102 encounter 2010-6-28 10:22
预览 verilog程序?谢谢了  ...2 CHAN 2010-6-27 126041 VVIC 2010-6-28 10:17
预览 verilog初学者实际工作中遇到的问题 请大家指点下~~~  ...2 CHANG 2010-6-28 106660 interig 2010-6-28 10:13
预览 什么叫可综合 tim 2010-6-27 94148 tim 2010-6-28 10:10
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