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预览 fpga新手的verilog困惑 CHANG 2010-6-28 73162 CHANG 2010-6-28 08:53
预览 求教：：@()的问题 longtime 2010-6-27 82706 longt 2010-6-28 08:38
预览 VHDL 程序问题求教 VVC 2010-6-28 83812 CHAN 2010-6-28 08:37
预览 计数器？有个输出y，怎么使y在0到32为1 ，在32到64为1，64到100又为0？ interi 2010-6-28 62724 CHAN 2010-6-28 08:36
预览 关于DPLL中鉴相器的Verilog的代码怎么写 AAT 2010-6-28 74306 CHAN 2010-6-28 08:27
预览 verilog hdl学习 谁知道在VERILOG 中怎么用双向口呀？ ups 2010-6-27 93797 tim 2010-6-28 08:07
预览 怎么用数据流描述？？？？ UFO 2010-6-27 73434 longt 2010-6-28 08:06
预览 如何用VERILOG实现串-并转换？请各位达人指教！ tim 2010-6-28 83637 VVIC 2010-6-28 08:05
预览 256*8的rom的VHDL设计 longtime 2010-6-27 63307 ngtim 2010-6-28 07:56
预览 ＰＬＬ的使用方法！ ANG 2010-6-27 83823 ANG 2010-6-28 07:52
预览 用verilog写的module能够重复引用吗？ longt 2010-6-27 93833 usd 2010-6-28 07:45
预览 为什么我定义的寄存器类型的数组编译总是不能通过? longtime 2010-6-27 83004 HANG 2010-6-28 07:36
预览 同步电路和异步电路的区别 VVC 2010-6-27 73913 ANG 2010-6-28 07:32
预览 IOB资源不够用，有什么技巧改进没有？ ups 2010-6-27 73633 CHAN 2010-6-28 07:31
预览 有verilog开平方的算法吗？ encounter 2010-6-28 63478 FFT 2010-6-28 07:20
预览 进来讨论一下VERILOG,VHDL UFO 2010-6-28 52735 encounter 2010-6-28 07:13
预览 关于操作符？ ups 2010-6-27 62543 HDL 2010-6-28 07:09
预览 求助:关于 @ 的问题 FFT 2010-6-27 82731 VVIC 2010-6-28 07:08
预览 抢答器verilog代码－ VVIC 2010-6-28 52984 interi 2010-6-28 07:06
预览 Verilog的条件语句 北京航空航天大学 夏宇闻 interig 2010-6-28 54397 CHA 2010-6-28 07:02
预览 Quartus 延时电路仿真问题 interi 2010-6-28 62758 HANG 2010-6-28 06:59
预览 如何处理RAM的输入输出与双向数据总路线的连接 encounter 2010-6-28 63027 inter 2010-6-28 06:53
预览 MAXPLUS II编译时LOOP语句的使用 CHAN 2010-6-28 63504 encounter 2010-6-28 06:46
预览 VHDL程序编译通过，可是我需要的 端口被忽略，怎么办？谢谢了！ interi 2010-6-28 62963 longtim 2010-6-28 06:44
预览 如何设置FPGA闲置管脚 encounter 2010-6-27 73624 encounter 2010-6-28 06:42
预览 quartusII 中用Verilog写了几个很简单的模块但在编译时总出现这样的warning:  ...2 HDL 2010-6-27 147233 inter 2010-6-28 06:42
预览 在有时钟的情况下，怎样再表达另一个信号的跳变？ longtime 2010-6-28 53045 VVIC 2010-6-28 06:39
预览 延迟时间置于赋值语句不同位置得到的不同结果 FFT 2010-6-28 53105 longt 2010-6-28 06:32
预览 fpga高手谁有VHDL程序啊 UFP 2010-6-27 63224 ATA 2010-6-28 06:24
预览 一段Verilog代码的意思 usd 2010-6-27 72509 ICE 2010-6-28 06:22
预览 初学verilog 请高手多多指教8 'b1???????是什么意思啊 UFP 2010-6-27 53165 CHA 2010-6-28 06:21
预览 怎么用vhdl实现fsk解调？？ CHA 2010-6-27 63364 usd 2010-6-28 06:17
预览 verilog问题,没看懂,异步清空的D触发器的U D P描述 longtime 2010-6-27 53053 ngtim 2010-6-28 06:12
预览 分频时钟采样的问题 usb 2010-6-28 53057 interig 2010-6-28 06:12
预览 关于同步电路中的时钟(clock)使能信号的问题 CHA 2010-6-27 63085 ngtim 2010-6-28 06:03
预览 verilog 高手进来帮我双向端口的仿真错误 inter 2010-6-27 63616 CHA 2010-6-28 05:51
预览 仿真结果不对 longtime 2010-6-28 72982 CHANG 2010-6-28 05:45
预览 求助：verilog自动交通控制系统 AAT 2010-6-27 42247 interi 2010-6-28 05:44
预览 请问有没有用Verilog写过BCD码除法器的？ longtim 2010-6-28 53138 interig 2010-6-28 05:41
预览 分频代码 BDR是一个8位的二进制数,来实现0-256任意分频 ICE 2010-6-28 72982 inter 2010-6-28 05:40
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