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预览 新手求助!以下错误怎么改？ HANG 2010-6-28 33214 VVC 2010-6-28 05:00
预览 verilog不知道对不? encounter 2010-6-28 52979 HDL 2010-6-28 04:59
预览 求电子万年历的VHDL程序 inter 2010-6-28 32879 CHA 2010-6-28 04:51
预览 关于脉冲的宽度？ longtime 2010-6-28 42242 longtime 2010-6-28 04:51
预览 你好！可不可以把你的可以实现加减乘除的VHDL程序贴在上面啊 inter 2010-6-27 62746 CCIE 2010-6-28 04:50
预览 如何开始学习Verilog？ interige 2010-6-27 53407 HANG 2010-6-28 04:50
预览 哪位有des加密算法的fpga源程序啊!小弟急用! UFP 2010-6-28 42124 encounter 2010-6-28 04:45
预览 quartusII里警告的影响 CHAN 2010-6-28 32480 VVIC 2010-6-28 04:44
预览 vga彩条信号显示控制器 HANG 2010-6-27 64381 CHAN 2010-6-28 04:43
预览 verilog 中的函数(tunction)如何用？ CCIE 2010-6-28 33163 VVIC 2010-6-28 04:41
预览 问题仍在继续——一个初学者请教：寄存器赋值问题？ CHANG 2010-6-28 32120 FFT 2010-6-28 04:38
预览 如何产生一个不对称的clk? ICE 2010-6-27 41864 interige 2010-6-28 04:34
预览 有能给个用VHDL编写的小系统的程序啊 usd 2010-6-28 42164 ANG 2010-6-28 04:34
预览 序列检测器~~~~ UFO 2010-6-27 72842 CHA 2010-6-28 04:33
预览 求助：关于Verilog的问题 ATA 2010-6-27 53146 ngtim 2010-6-28 04:31
预览 问个菜鸟级的问题 usd 2010-6-27 52791 CTT 2010-6-28 04:31
预览 如何在Verilog实现一个将加法器的结果载入D触发器的代码 ANG 2010-6-28 63354 FFT 2010-6-28 04:28
预览 如果要设计个模块，这个模块时钟有125MHZ和250MHZ选择 HANG 2010-6-27 52796 usb 2010-6-28 04:27
预览 利用verilog语言实现数学函数，如sine、cos函数、log2x以2为底的对数函数 ups 2010-6-27 55908 AAT 2010-6-28 04:25
预览 5分频（占空比3：2） CHAN 2010-6-28 22013 VVC 2010-6-28 04:22
预览 在用原理图编绎出现一个问题，请问一下用这种方式编译应该注意哪些问题 CTT 2010-6-28 32153 ups 2010-6-28 04:22
预览 各位请帮我看一下这是用什么语言写的程序？ tim 2010-6-28 32096 HANG 2010-6-28 04:22
预览 有人用VHDL写过产生服从高斯分布且方差可调的随机噪声的程序吗？ VVC 2010-6-27 53644 ngtim 2010-6-28 04:21
预览 请教VHDL语言的高手 usd 2010-6-28 31845 CTT 2010-6-28 04:21
预览 fpga组合逻辑反馈问题 ICE 2010-6-28 32974 longtim 2010-6-28 04:19
预览 关于选片？ longtime 2010-6-28 42058 ups 2010-6-28 04:18
预览 verilog想要实现一个轮寻的优先级仲裁器 ngtim 2010-6-28 22108 VVIC 2010-6-28 04:16
预览 MaxplusII 仿真时出现miss source的错误提示 HDL 2010-6-28 42740 VVIC 2010-6-28 04:11
预览 wire [`addr_size-1:0] #(5) addr = addr_r;＃（5）是延时的意思吗？ HANG 2010-6-27 42173 CTT 2010-6-28 04:04
预览 有人会DDS系统设计吗 CTT 2010-6-28 32382 CTT 2010-6-28 03:58
预览 麻烦各位给修改下,我这个实现不了输出的结果,结果直接置位高低电平了.. interi 2010-6-28 21837 ups 2010-6-28 03:58
预览 频率计的verilog的程序 CHAN 2010-6-27 42749 ngtim 2010-6-28 03:57
预览 问下一个关于Verilog中的case的问题要完成一个256选1电路 encounter 2010-6-27 63931 longtim 2010-6-28 03:56
预览 VHDL syntax error at counter10.vhd(32) near CTT 2010-6-27 32180 interig 2010-6-28 03:55
预览 如何分频我想从50MHZ的时钟频率分出 6MHZ的时钟，该如何做呢？好象不是整数倍哦 HANG 2010-6-27 32420 UFP 2010-6-28 03:51
预览 QuartusII在编译时出现的问题 VVC 2010-6-27 63377 interige 2010-6-28 03:45
预览 谁能给点通信模块方面的设计技巧和实例 longt 2010-6-28 22174 VVC 2010-6-28 03:43
预览 大家说我看什么书来入门verilog呢？ HDL 2010-6-27 63015 UFO 2010-6-28 03:43
预览 为什么顶层模块有两个时钟？ CHAN 2010-6-28 42035 ANG 2010-6-28 03:38
预览 我用VHDL做了一个分频器，怎么能消除延迟？ inter 2010-6-27 52939 longtim 2010-6-28 03:38
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