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FPGA技术交流 今日: 0|主题: 13337|排名: 8 

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预览 麻烦各位给修改下,我这个实现不了输出的结果,结果直接置位高低电平了.. interi 2010-6-28 21911 ups 2010-6-28 03:58
预览 频率计的verilog的程序 CHAN 2010-6-27 42817 ngtim 2010-6-28 03:57
预览 问下一个关于Verilog中的case的问题要完成一个256选1电路 encounter 2010-6-27 64054 longtim 2010-6-28 03:56
预览 VHDL syntax error at counter10.vhd(32) near CTT 2010-6-27 32275 interig 2010-6-28 03:55
预览 如何分频我想从50MHZ的时钟频率分出 6MHZ的时钟，该如何做呢？好象不是整数倍哦 HANG 2010-6-27 32497 UFP 2010-6-28 03:51
预览 QuartusII在编译时出现的问题 VVC 2010-6-27 63511 interige 2010-6-28 03:45
预览 谁能给点通信模块方面的设计技巧和实例 longt 2010-6-28 22235 VVC 2010-6-28 03:43
预览 大家说我看什么书来入门verilog呢？ HDL 2010-6-27 63109 UFO 2010-6-28 03:43
预览 为什么顶层模块有两个时钟？ CHAN 2010-6-28 42113 ANG 2010-6-28 03:38
预览 我用VHDL做了一个分频器，怎么能消除延迟？ inter 2010-6-27 53029 longtim 2010-6-28 03:38
预览 说话人识别系统用FPGA能做出来吗？ usb 2010-6-28 32520 ngtim 2010-6-28 03:38
预览 用双模前置小数分频器实现任意小数分频的VHDL源代码 CTT 2010-6-28 46945 HDL 2010-6-28 03:36
预览 verilog多点例化问题 inter 2010-6-27 32798 CHAN 2010-6-28 03:34
预览 关于异步FIFO中两个时钟相差很大的问题 ANG 2010-6-27 32948 CCIE 2010-6-28 03:33
预览 求助！ＶＨＤＬ程序由于输入输出的位数太多，导致不能用现有的芯片硬件 ICE 2010-6-28 43443 CCIE 2010-6-28 03:32
预览 verilog编译仿真时出现问题（程序如下） tim 2010-6-27 42478 CCIE 2010-6-28 03:31
预览 用状态机实现对A/D转换器ADC0809的采样控制电路 interi 2010-6-28 43952 usd 2010-6-28 03:31
预览 fpga做频率计遇到的问题 CHANG 2010-6-28 31918 encounter 2010-6-28 03:27
预览 用FPGA控制CAN控制器SJA1000，主要是初始化部分 usd 2010-6-28 23864 longtime 2010-6-28 03:26
预览 谁有基于dds的vhdl实例，带原理图 ICE 2010-6-27 32271 AAT 2010-6-28 03:26
预览 用MAXPLUSII调试UART模块的奇偶校验器，波特率发生器，计数器各有个问题 ATA 2010-6-28 21952 AAT 2010-6-28 03:24
预览 vga控制器设计，仿镇波形能出来，可是到实验箱上实现的时候，却显示不出来任何东西 interi 2010-6-27 32231 longtime 2010-6-28 03:24
预览 关于XC3S400控制adc采样问题 ups 2010-6-27 42122 CCIE 2010-6-28 03:22
预览 vhdl如何建立自己的livrary？ interig 2010-6-28 22190 usb 2010-6-28 03:21
预览 vhdl中的元件配置问题 usd 2010-6-27 21984 CHAN 2010-6-28 03:19
预览 外接RAM的测试程序VHDL语言的 CHANG 2010-6-27 33420 ups 2010-6-28 02:56
预览 60-70M/S数据频率能不能写入SDRAM？ inter 2010-6-27 32364 ANG 2010-6-28 02:55
预览 FPGA spartan3的工作频率相关问题 tim 2010-6-28 23006 longtim 2010-6-28 02:48
预览 testbench哪里错了呢.. ATA 2010-6-27 32488 CCIE 2010-6-28 02:47
预览 亚稳态是怎么形成的？如何消除阿？ VVIC 2010-6-28 33439 ngtim 2010-6-28 02:46
预览 Verilog生成伪随机序列? CHAN 2010-6-28 22219 CHA 2010-6-28 02:45
预览 高阻态的描述？？ VVIC 2010-6-28 11891 HANG 2010-6-28 02:44
预览 用VHDL写hilbert transformer AAT 2010-6-28 42536 interige 2010-6-28 02:43
预览 怎样使用wait语句设计一个电平敏感的锁存器 ups 2010-6-28 12054 longt 2010-6-28 02:41
预览 如何控制已给的信号的占空比可调？？ ANG 2010-6-28 21911 usb 2010-6-28 02:38
预览 ise中.ngo是什么文件 encounter 2010-6-28 34150 UFP 2010-6-28 02:36
预览 用FPGA怎样设计一个逻辑分析仪啊？ FFT 2010-6-28 22407 ATA 2010-6-28 02:36
预览 新手请教高手指点程序一点问题 ATA 2010-6-27 22674 ICE 2010-6-28 02:30
预览 如何在VHDL顶层模块下例化Verilog模块 longtime 2010-6-28 34205 UFO 2010-6-28 02:29
预览 verilog中怎么用memory型变量 usd 2010-6-27 23861 HDL 2010-6-28 02:25
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