- 哪位有verilog闹钟系统设计的程序和方法 (4篇回复)
- specify和endspecify是? (6篇回复)
- 请教 verilog要记录一个任意波形,第m个上升沿到第n个上升沿之间所用的时间间隔 (4篇回复)
- 顶层例化的时候如何看到中间信号? (4篇回复)
- verilog仿真的问题 (2篇回复)
- 刚开始学verilog hdi想知道一下直流电机的控速程序原理 (3篇回复)
- 请教testbench! (2篇回复)
- quartus编译warning:Info: Assuming node "clkin" is an undefined clock (2篇回复)
- 谁知道1602lcd的设计吗? (3篇回复)
- 这个verilog程序请懂的高手给我讲下原理吗? (4篇回复)
- 求救:使用ISE设置scehematic时的问题 (2篇回复)
- 实现了一个4bit的串并转换,现在我想每四个串行输入的结果用data_temp这个寄存器存储 (2篇回复)
- 如何有VHDL产生高斯分布 (2篇回复)
- 用VHDL设计CRC检错纠错电路 (4篇回复)
- ]verilog怎么用两个时钟驱动一个输出? (2篇回复)
- 怎么用vhdl写一个模10的bcd码的减法记数器啊? (3篇回复)
- FPGA中乘法器设计是否需要Wallace tree (2篇回复)
- 求: sdr_sdram 控制器(VHDL)代码 (2篇回复)
- 关于always语句的电平触发的问题 (3篇回复)
- 看看下面的程序如何翻译成verilog代码 (3篇回复)
- 选择FPGA芯片要考虑哪些因素? (3篇回复)
- 系统级和算法级有什么区别啊? (3篇回复)
- 用uart将参数用pc 传给fpga,所以我希望大家指点 (2篇回复)
- STD_LOGIC类型的请教没有X赋值前,它是不是有默认值?如果有的话是不是被默认为11? (3篇回复)
- 请讲解一下这个例子中的inout用法 (2篇回复)
- 函数信号发生器 要求3个波形 谁会啊 (3篇回复)
- VHDL编写实现32位超前进位加法器 (2篇回复)
- QUARTUS WEB版,现在的问题是用VHDL编的程序在软件上进行编译,仿真总是通不过 (3篇回复)
- 学习中遇到困难及盲头前进 (3篇回复)
- 用modelsim仿真时,initial占用仿真时间吗? (3篇回复)
- 使用FPGA的可重构的计算机系统的数据和指令也都用二进制代码表示吗? (3篇回复)
- 详细介绍时序与功能方针的区别 (2篇回复)
- fpga中IO口作为inout的问题 (2篇回复)
- 轻松安装modelsim 6.0/6.1/6.2安装步骤 (2篇回复)
- 关于UNISIM的问题? (3篇回复)
- 谁能用verilog做这个电子密码锁的设计 (2篇回复)
- 2位的串并转换但总是出现错误 说在进程里的q不能解释子程序调用 (2篇回复)
- 如何写双口RAM? (4篇回复)
- 如何实现多位串行输入的移位输出 (2篇回复)
- 求助:verilog错误在哪? (5篇回复)