- ncsim的问题 (3篇回复)
- 用fpga实现一个算法,时序问题怎么解决啊 (4篇回复)
- 芯片的加密原理是什么?有没有专用的eda软件完成加密! (5篇回复)
- 求 Quartus II教程!! (4篇回复)
- 关于字符的转换 (5篇回复)
- 请问Intel接口和Motolola接口有什么区别? (6篇回复)
- modelsim 调用verilog IP核 没有结果 (3篇回复)
- 基于CPLD的十字路口交通灯设计 (7篇回复)
- 设计EP2C5T开发板 (6篇回复)
- FPGA蓝牙 (0篇回复)
- DSP Builder做DDS,编译报错提示part name无效 (0篇回复)
- verilog IP核调用 (0篇回复)
- 请问一个有关组件实例化的语法的问题,谢谢, (3篇回复)
- verilog 分频问题 (5篇回复)
- quartus有没有像statecad那样的状态机设计工具 (2篇回复)
- 用Verilog编写的跑马灯 (3篇回复)
- 一个quartus 和 modelsim 的问题 (2篇回复)
- 正想要状态机这样的东西呢 (2篇回复)
- 如何在一个周期的时钟的上升沿和下降沿同时所存数据 (3篇回复)
- 什么叫综合中的地域时间? (无内容) (2篇回复)
- 为什么会产生锁存器?一个AD7663转换程序 (2篇回复)
- 数字电路基础和Verilog关系 (3篇回复)
- quartus vhdl 波形仿真 (2篇回复)
- fpga设计怎么能消除延迟 (4篇回复)
- 请教FPGA双向口怎么设计? (2篇回复)
- modelsim的一个小问题 (2篇回复)
- 如何生成乱码的verilog文件 (4篇回复)
- verdi使用过吗?有verdi相关使用文档吗 (2篇回复)
- 有没有5元人民币每片的FPGA ? (5篇回复)
- bsb中的频率如何设置 (3篇回复)
- 请教verilog 里面 bufif0 是什么原语? (3篇回复)
- fpga论坛奉献逻辑电路设计经验 (3篇回复)
- 怎样用异步清零端的D触发器实现同步清零端的D触发器 (2篇回复)
- QII编辑界面不能支持中文注释吗? 我的中文注释打不进去,只能是英文注释 (2篇回复)
- 异步复位recovery时序冲突 (1篇回复)
- 怎么用FPGA 实现HDB3编码 (4篇回复)
- 460ns vsync=1, expected=0modelsim仿真是出现了这个,谁知道应该怎么解决啊 (11篇回复)
- 请教,在时钟的上升沿,怎样判断一个脉冲的上升沿??? (2篇回复)
- Fatal: (vsim-3421) Value (2篇回复)
- 关于bdf文件生成的问题 (3篇回复)