- cpld设计，现在外部时钟是24M，有个输出信号想要延时10ns后输出，请教怎样实现？ (15篇回复)
- 如何对单独的VHDL子模块文件编译仿真? (7篇回复)
- 74393M是什么器件？ (5篇回复)
- 状态机为什么要next_state这个东西? (8篇回复)
- 这个verilog程序不能综合成为状态机？ (7篇回复)
- 三段式状态机问题 (3篇回复)
- 状态机到底是什么东西吗？难道就仅仅是指触发器一类的器件吗？ (4篇回复)
- 用Q2编译EMP240出错 (3篇回复)
- 书写HDL代码的风格 (3篇回复)
- Verilog里面既然有乘法运算了,为什么FPGA的IP核里还有乘法器这个东西? (4篇回复)
- 菜鸟求助 (3篇回复)
- 请教：在IDE中的奇怪错误 (3篇回复)
- 利用10M的时钟，设计一个周期为50微秒单周期的输出时钟，其中波峰为10微秒 (2篇回复)
- 双沿触发的VHDL实现 (1篇回复)
- 总线仿真的问题 (1篇回复)
- FPGA验证工程师到底要学什么？ (3篇回复)
- FPGA 设计的四种常用思想与技巧（二） (1篇回复)
- 怎样用FPGA实现PCI或网络通信啊？ (4篇回复)
- FPGA设计应注意的一些问题 (1篇回复)
- 用流水线技术提高同步电路的速度 (1篇回复)
- 设计技术问答：FPGA设计的安全性考量 (1篇回复)
- FPGA 设计的四种常用思想与技巧（三） (1篇回复)
- altera ddr的ip需要哪些输入时钟啊？ (1篇回复)
- PROTEL技术大全---初学者必看 (1篇回复)
- FPGA芯片和开发板的价格问题. (2篇回复)
- fpga fifo 和 pingpong 有什么不同？ (2篇回复)
- FPGA是什么？FPGA工作原理？FPGA的应用？ (7篇回复)
- 同步FIFO和异步FIFO各在什么情况下应用 (2篇回复)
- always @ (*)是什么意思？ (2篇回复)
- ise8.1写约束问题 (3篇回复)
- latch与DFF的区别 (1篇回复)
- 时钟周期为T,触发器D1的寄存器到输出时间最大为T1max，最小为T1min (1篇回复)
- 基于Basys2开发板的PS2控制VGA游戏平台搭建 (2篇回复)
- 关于modelsim仿真波形时序问题 (0篇回复)
- modelsim怎么将默认enable optimization取消 (0篇回复)
- modelsim教程 (0篇回复)
- Some pins have incomplete I/O assignments (2篇回复)
- 串口收发数据不一样 (0篇回复)
- 如何计算赛灵思FPGA使用的门数？ (0篇回复)
- 【求大神帮忙，有偿】基于FPGA的选通脉冲 (2篇回复)
