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FPGA技术交流 今日: 0|主题: 13287|排名: 7 

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预览 问关于综合的一个问题 时延(#num)是可综合的吗？  ...2 inter 2010-6-26 115041 Sunlife 2015-6-24 10:40
预览 大家不妨把正在做的或者已经做过的东西拿出来欣赏讨论一下哈 xinu2009 2010-5-6 52661 Sunlife 2015-6-24 10:40
预览 SystemC SystemVerilog 与modelsim  ...2 帅帅 2010-6-25 106941 Sunlife 2015-6-24 10:39
预览 在verilog中这个(*) 是什么意思呢？ interig 2010-6-26 94123 Sunlife 2015-6-24 10:38
预览 请教：关于设计流程对ISE使用流程不太清楚 longtime 2010-6-26 63933 Sunlife 2015-6-24 10:38
预览 synplify pro 软件中如何查看一个有限状态机的状态图？  ...2 CHAN 2010-6-26 127311 Sunlife 2015-6-24 10:37
预览 光电编码器数据采集电路中输入有两个脉冲信号，请问在EPM7128s中该怎样进行引脚锁定 CHA 2010-6-26 83659 Sunlife 2015-6-24 10:32
预览 急需一个ＶＨＤＬ所写的消抖程序，请大家帮帮忙！  ...2 CHANG 2010-6-26 105275 Sunlife 2015-6-24 10:31
预览 现在选择cpld，xilinx和altera的哪个好啊？如果选择altera，3000好还是II好呢？ ANG 2010-6-26 93984 Sunlife 2015-6-24 10:30
预览 讨论一下系统总线  ...2 绿豆宝贝 2010-6-25 105029 Sunlife 2015-6-24 10:29
预览 FPGA高手进来 CHAN 2010-6-26 82939 Sunlife 2015-6-24 10:28
预览 LDPC码的译码 UFP 2010-6-26 92987 Sunlife 2015-6-24 10:27
预览 端口的input，output，inout是相对谁来说的？？是如何确定的？？谢 HANG 2010-6-26 83349 Sunlife 2015-6-24 10:24
预览 用CPLD做设计时，同步复位好还是异步复位好？  ...2 HANG 2010-6-26 104992 Sunlife 2015-6-24 10:23
预览 用timing design画的波形图如何保存下来，如何复制到word文件里 tim 2010-6-26 65065 Sunlife 2015-6-24 10:23
预览 fpga提问：Verilog内如何实现左移而不增加字长？ tim 2010-6-26 75293 Sunlife 2015-6-24 10:22
预览 状态机有问题吗  ...23 UFP 2010-6-26 2710056 Sunlife 2015-6-24 10:22
预览 这段程序怎么运行的？ interig 2010-6-26 93374 Sunlife 2015-6-24 10:22
预览 关于cpld做分频器的问题 tim 2010-6-26 73360 Sunlife 2015-6-24 10:21
预览 状态机的编写方法 我不是少爷 2010-6-26 94690 Sunlife 2015-6-24 10:20
预览 关于verilog语言中数组的综合问题（synplify或quartur工具）？ usb 2010-6-26 63406 Sunlife 2015-6-24 10:20
预览 用一个clk做开关,记另一个cp的个数该如何实现? CHA 2010-6-26 83541 Sunlife 2015-6-24 10:19
预览 fpga如何用三态？ FFT 2010-6-26 72950 Sunlife 2015-6-24 10:18
预览 状态机没有reset信号，会如何？ 七郎仔 2010-6-25 93681 Sunlife 2015-6-24 10:18
预览 在设计中用计数器判断输出，这样好吗？ inter 2010-6-26 52469 Sunlife 2015-6-24 10:18
预览 2合1下载线 实现2种下载线的切换 interi 2010-6-26 72455 Sunlife 2015-6-24 10:17
预览 请教一个关于状态机的问题 HANG 2010-6-26 92995 Sunlife 2015-6-24 10:17
预览 如何避免fpga仿真中的毛刺现象? CTT 2010-6-26 63940 Sunlife 2015-6-24 09:44
预览 在Max7000中用七段数码管计数，急！！ CCIE 2010-6-26 83454 Sunlife 2015-6-24 09:44
预览 怎么才能出现电路图？ longtime 2010-6-26 82926 Sunlife 2015-6-24 09:42
预览 做ASIC最核心的部分是用Verilog实现算法吗 蓦然囙首 2010-6-25 93697 Sunlife 2015-6-24 09:41
预览 HDL没有办法如何给变量、讯号赋初值[求助〕HDL如何给变量/讯号赋初值？ tim 2010-6-26 73796 Sunlife 2015-6-24 09:40
预览 关于verilog综合的问题 interi 2010-6-26 82877 Sunlife 2015-6-24 09:40
预览 race conditions什么意思啊？ CHAN 2010-6-26 42871 Sunlife 2015-6-24 09:39
预览 各位大神 假如FPGA一个bank vccio为2.5v 这个bank是否可以接3.3v的输入信号 IPO 2015-6-17 21049 电子狼 2015-6-17 12:15
预览 cpld执行一条顺序语句的时间怎么算，假设晶振是8m的 CTT 2010-6-26 53122 Sunlife 2015-6-17 11:51
预览 .sof加载 和.pof加载 FPGA程序？ ngtim 2010-6-26 94287 Sunlife 2015-6-17 11:51
预览 verilog代码请大家来看看问题出在哪? longt 2010-6-26 73374 Sunlife 2015-6-17 11:45
预览 在时钟的上升沿，怎样判断一个脉冲的上升沿？？？  ...2 乡下乖乖女 2010-6-25 104913 Sunlife 2015-6-17 11:42
预览 使用同一时钟的两个CPLD的输出问题 usb 2010-6-26 83405 Sunlife 2015-6-17 11:40
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