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FPGA技术交流 今日: 0|主题: 13392|排名: 4 

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预览 状态机的比较经典的VHDL的源代码?  ...2 CHA 2010-6-26 116995 Sunlife 2015-6-25 09:46
预览 在xilinx Webpack4.1中怎样把verilog代码转化为原理图？  ...2 CTT 2010-6-26 115779 Sunlife 2015-6-25 09:33
预览 请问VHDL语言用什么 工具呀？ ATA 2010-6-26 94273 Sunlife 2015-6-25 09:32
预览 verilog程序游戏机  ...2 笨笨猪 2010-6-26 106333 Sunlife 2015-6-25 09:32
预览 在begin---end中竟然有两次的赋值，这样能实现吗 Verilog代码的意思  ...2 FFT 2010-6-26 105901 Sunlife 2015-6-25 09:32
预览 VHDL还有前途吗？  ...2 蓝雪 2010-6-25 105742 Sunlife 2015-6-25 09:31
预览 比较大的verilog程序,状态机执行出问题了  ...2 ATA 2010-6-26 115925 Sunlife 2015-6-25 09:30
预览 关于verilog模块化设计的问题  ...2 inter 2010-6-26 157058 Sunlife 2015-6-25 09:29
预览 用MegaWizard 建立一个FIFO宏功能模块时候，这个是怎么回事?麻烦请看看  ...2 UFO 2010-6-26 117621 Sunlife 2015-6-24 11:38
预览 基于FPGA的跳频扩频通信系统的设计与实现  ...2 CHANG 2010-6-26 126365 Sunlife 2015-6-24 11:37
预览 时序仿真总出错  ...2 VVC 2010-6-26 105811 Sunlife 2015-6-24 11:34
预览 状态机的速度  ...2 CHA 2010-6-26 105796 Sunlife 2015-6-24 11:34
预览 如何提高fpga速度 夜带水果刀 2010-6-26 93355 Sunlife 2015-6-24 11:31
预览 如果状态机里的一个状态在一个时钟周期里没有执行完会怎样呢？  ...2 longt 2010-6-26 139000 Sunlife 2015-6-24 11:30
预览 产生了latch如何消除?  ...2 encounter 2010-6-26 119463 Sunlife 2015-6-24 10:47
预览 fpga新手请教，verilog代码问题~~~  ...2 VVIC 2010-6-26 127079 Sunlife 2015-6-24 10:46
预览 这段verilog代码为什么会综合出锁存器 longtim 2010-6-26 88056 Sunlife 2015-6-24 10:45
预览 VHDL写了一个程序单片机怎么和CPLD连接啊? longtime 2010-6-26 74739 Sunlife 2015-6-24 10:44
预览 CPLD能不能不接时钟工作  ...2 ATA 2010-6-26 107475 Sunlife 2015-6-24 10:44
预览 一个状态机的问题 CCIE 2010-6-26 83290 Sunlife 2015-6-24 10:44
预览 这个warning是什么意思？？ longtim 2010-6-26 72645 Sunlife 2015-6-24 10:43
预览 为什么VHDL程序总是出错？  ...2 interige 2010-6-26 116877 Sunlife 2015-6-24 10:43
预览 求教cpld接晶振的问题？？？ inter 2010-6-26 93692 Sunlife 2015-6-24 10:42
预览 大家学习VHDL用什么工具  ...2 FFT 2010-6-26 104801 Sunlife 2015-6-24 10:42
预览 仿真中出现的14'hUUUU是什么意思？ interige 2010-6-26 83485 Sunlife 2015-6-24 10:40
预览 问关于综合的一个问题 时延(#num)是可综合的吗？  ...2 inter 2010-6-26 115816 Sunlife 2015-6-24 10:40
预览 大家不妨把正在做的或者已经做过的东西拿出来欣赏讨论一下哈 xinu2009 2010-5-6 53011 Sunlife 2015-6-24 10:40
预览 SystemC SystemVerilog 与modelsim  ...2 帅帅 2010-6-25 107425 Sunlife 2015-6-24 10:39
预览 在verilog中这个(*) 是什么意思呢？ interig 2010-6-26 94480 Sunlife 2015-6-24 10:38
预览 请教：关于设计流程对ISE使用流程不太清楚 longtime 2010-6-26 64225 Sunlife 2015-6-24 10:38
预览 synplify pro 软件中如何查看一个有限状态机的状态图？  ...2 CHAN 2010-6-26 128212 Sunlife 2015-6-24 10:37
预览 光电编码器数据采集电路中输入有两个脉冲信号，请问在EPM7128s中该怎样进行引脚锁定 CHA 2010-6-26 84179 Sunlife 2015-6-24 10:32
预览 急需一个ＶＨＤＬ所写的消抖程序，请大家帮帮忙！  ...2 CHANG 2010-6-26 105814 Sunlife 2015-6-24 10:31
预览 现在选择cpld，xilinx和altera的哪个好啊？如果选择altera，3000好还是II好呢？ ANG 2010-6-26 94254 Sunlife 2015-6-24 10:30
预览 讨论一下系统总线  ...2 绿豆宝贝 2010-6-25 105720 Sunlife 2015-6-24 10:29
预览 FPGA高手进来 CHAN 2010-6-26 83197 Sunlife 2015-6-24 10:28
预览 LDPC码的译码 UFP 2010-6-26 93387 Sunlife 2015-6-24 10:27
预览 端口的input，output，inout是相对谁来说的？？是如何确定的？？谢 HANG 2010-6-26 83785 Sunlife 2015-6-24 10:24
预览 用CPLD做设计时，同步复位好还是异步复位好？  ...2 HANG 2010-6-26 105562 Sunlife 2015-6-24 10:23
预览 用timing design画的波形图如何保存下来，如何复制到word文件里 tim 2010-6-26 65312 Sunlife 2015-6-24 10:23
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