- 关于Verilog hdl编写语音识别的算法 (0篇回复)
- FPGA只有部分管脚有输出 (2篇回复)
- 我是新手 请多多关照 (2篇回复)
- 请给我推荐一个FPGA开发板吧 (3篇回复)
- 关于VHDL进程的问题 (11篇回复)
- 在VHDL语言里面时钟的上升沿是clk'event and clk='1',那下降沿又是怎么表示的呢？ (24篇回复)
- lcd的问题 (0篇回复)
- 请问74hc165两片级联，Q7先输出本级并入数据还是先输出前级DS串入数据？ (0篇回复)
- iic程序，求解答 (0篇回复)
- 请问如何用$monitor监测信号在时钟上升沿是否变化？ (0篇回复)
- 初学者使用Quartus II中的问题 (0篇回复)
- 深圳承兴益电子有限公司样板收费标准 (0篇回复)
- 求助：这条语句具体是什么意思？ (0篇回复)
- FPGA设计研修班（Altera初级培训班）--至芯FPGA创新中心 (0篇回复)
- FPGA 用POWERpc 有人做吗？ (0篇回复)
- 有知道怎么用nc混合仿真verilog和vhdl的么 (0篇回复)
- 用verilog程序怎样实现10进制数转换为2进制 (0篇回复)
- SOPC怎么来定制PWM组件时TYPE 里面怎么没有avalon_slave (0篇回复)
- 请问用FPGA的VGA显示图片怎么做啊？ (0篇回复)
- 我现在需要在fpga上需要输出一个 1mhz的差分信号，需要如何实现？ 谢谢 (0篇回复)
- Innovation multi-channel DDCs IP core (0篇回复)
- 多重嵌套的case语句是否能被综合? (0篇回复)
- 请各路朋友帮帮忙 (0篇回复)
- 请问：达人高人viterbi核怎么用啊！ (0篇回复)
- 有没有用verilog HDL编写接口代码的？ (0篇回复)
- 此代码为什么会被优化掉?真奇怪 (0篇回复)
- 用Verilog如何产生一个信号sint (0篇回复)
- 请问在synplify pro 中复制RTL图时太大了，会失真怎么样解决不失真哈 (0篇回复)
- 请问在synplify pro 中复制RTL图时太大了，会失真怎么样解决不失真 (0篇回复)
- 深圳承兴益电子有限公司样板收费标准 (0篇回复)
- 请教：在ISE的sch顶层设计里如何调用.ngc文件？ (0篇回复)
- 关于DATAES(多时钟域数据转换) 求助 急 (0篇回复)
- 在书上看了个另类3分频电路50%占空比，没看懂求指教 (0篇回复)
- 有没有人用过SYSTYEM generator 的 Mcode模块？ (0篇回复)
- 求购二手Xilinx FPGA开发板 (0篇回复)
- 光纤电流互感器数据处理算法的fpga实现要求用verilog hdl语言去做。 (0篇回复)
- 请问各位高手，quartus中的fitter一步执行完产生什么文件（仅是fitter这步产生的）？ (0篇回复)
- 加法器的流水线:3级加法器形成流水线结构，时钟上怎么控制 (23篇回复)
- I2C的双向信号的问题?当SDA接收来自控制器外端的ACK信的问题 (28篇回复)
- 请教串并并串转换原理 (24篇回复)
