- 想实现GPIO与XGPIO的管脚电平一致,编了下面的程序 (1篇回复)
- 状态机的例子是分了三个process的那种 不同process之间是并行执行的 (4篇回复)
- verilog在变量定义时可以直接赋初值 (5篇回复)
- 14bit双向IO口 cpld (2篇回复)
- 如何用VHDL语言设计CRC编码器 (2篇回复)
- vcs作后仿真如何dump出vpd波形文件 (3篇回复)
- 请问我用JTAG口向CPLD写入程序,如果要删改,应如何把这些程序删除? (1篇回复)
- verilog测试文件使用方法 (1篇回复)
- 我的.vhd文档不能编译。MAX_PLUS2的lisence.dat文件在哪有下的? (2篇回复)
- 求助:使用Quartus 软件仿真工具出现的问题 (1篇回复)
- 单进程状态机的设计 (6篇回复)
- 求助:EZUSB FX2调试遇到问题?? (4篇回复)
- 如何在FPGAADVANTAGE 6.1里加MODELSIM? (1篇回复)
- epm270里的ufm(user flash memory)可以用来干什么 (4篇回复)
- 有什么办法让synplify能识别所写的状态机呢,写代码有什么讲究 (3篇回复)
- verilog状态机死机 (2篇回复)
- 我要设计一个位串的数组,并初始化,可编译通过不了 (1篇回复)
- 这是一个4位的移位寄存器DIR是不是控制左移或者右移的 (3篇回复)
- fpga新手有关verilog中全等号===的使用 (2篇回复)
- riviera的代码分析工具code coverage (3篇回复)
- 图像采集的系统DSP和CPLD的问题 (2篇回复)
- cpld的时钟频率是怎么算的? (3篇回复)
- 光纤电流互感器数据处理算法的fpga实现要求用verilog hdl语言去做。 (1篇回复)
- cpld设计流程 (1篇回复)
- 【求助】:高手帮忙看看我的vhdl程序问题出在什么地方 (3篇回复)
- 偶是新手 本人开始学verilog,请问用什么软件编程? (2篇回复)
- 用的Quartus 60由于没有lincense,所以不能自动生成.sof和.pof文件怎么办? (2篇回复)
- 请问大家三段式状态机的问题 (1篇回复)
- 电平产生问题 (2篇回复)
- 求助:code style check工具 (1篇回复)
- 脉冲按键电话按键显示器设计Verilog HDL (1篇回复)
- EPM1270管脚未定义 (4篇回复)
- MAXPLUSII10.2和licen?,编译不了咯 (2篇回复)
- 关于用Gray码替换Binary码编写状态机的问题 (2篇回复)
- 程序怎么改:输入有两个时钟信号:gate:1Hz方波,clk:40MHz;另一输入是使能信号:en (3篇回复)
- fpga工程师有人用过ISE中的stateCAD么? (1篇回复)
- CPLD设计主备控制器 (2篇回复)
- ASIC设计流程以及所用工具 (3篇回复)
- 关于FPGA实现过程的问题!! (3篇回复)
- verilog键盘控制状态机问题 (1篇回复)