- VHDL中是不是不分三段 两段状态机啊 (4篇回复)
- 我的状态机出现时序滞后，请问高手怎么办 (1篇回复)
- 想为下一个模块产生一个使能信号如何写比较好 (2篇回复)
- 听说mentor的0-in能进行亚稳态分析，是不是真的？ (5篇回复)
- 关于端口轮询的实现方法请教？ (1篇回复)
- altera 的emp240驱动dm12864c液晶verilog程序 (2篇回复)
- 求助：UART的VHDL 程序 (1篇回复)
- 请问为什么会有这样的问题，在寄存器前面加一个线网再赋值就要慢一个周期 (1篇回复)
- epm7128slc84-15的问题.下载两次之后说硬件没有连接. (3篇回复)
- 请教关于状态机和计数器延时的配合 (1篇回复)
- 请问关于ncsim的问题 (0篇回复)
- 一款FPGA芯片中可以设置几个控制器 (1篇回复)
- 有什么好的HDL编辑工具？ (4篇回复)
- Ise中调用synplify pro (1篇回复)
- 求助,VHDL语言设计,急! (1篇回复)
- 谁知道那有fpga advantage下载 (0篇回复)
- one-hot状态机两种编码方式综合成果的比较 (1篇回复)
- EPM3064A的IO口驱动能力怎么样？ (1篇回复)
- 有谁能说一下是verilog还是vhdl啊 (1篇回复)
- 做asic 的迷茫 (5篇回复)
- 在vhdl中，用状态机实现和用同等功能的if_else语句实现，有什么区别？ (1篇回复)
- 在ISE下采用verilog编程遇到的几个问题，请指教 (4篇回复)
- 状态机的问题 有关检错的程序 (1篇回复)
- fpga高手讨论一下代码的命名规范 (0篇回复)
- EMP7064LC68用什么方式下载，看资料好像说不能用JTAG方式？ (1篇回复)
- 状态编码到底怎么用? (3篇回复)
- 关于从SLAVE端提取时钟的方式 (2篇回复)
- verilog偶数个非门进行短暂的延时防止优化的问题 (4篇回复)
- 关于示波器等效采样和实时采样 (0篇回复)
- MAX PLUS II 的时钟频率问题 (2篇回复)
- 我的CPLD延迟7ns对外部SRAM的地址加减和re.oe.ce控制,回影响数据的读写吗 (1篇回复)
- 请教设计停表的verilog 代码 (1篇回复)
- Quartus里说生成netlist必须用smnplicity而不能用synplicity pro? (0篇回复)
- 同一型号的封装管脚不同能编译一样么！ (0篇回复)
- 【求助】 有关状态机自动售货机设计 (1篇回复)
- 这个芯片的管脚信息:EPF10K20TC144-3 (0篇回复)
- SPI Flash ROM 取代 EPROM 可行? (3篇回复)
- FPGA 读写DPRAM错误 (1篇回复)
- 为何异步复位那要加2个D触发器才能保证无亚稳态？ (0篇回复)
- 在状态机里加入并行向串行转换 (1篇回复)
