- 如何用verilog 编写对数等式?? (2篇回复)
- 关于fpga编程时的时序问题该如何匹配呢? (0篇回复)
- vhdl代码在webpack6.2 下assigned package pins 时发生的问题? (0篇回复)
- 状态机可以嵌套吗?就是一个state和一个sub_state?还是得把它们写成并列的状态呢? (2篇回复)
- 用verilog编写testbench,ModelSim的大牛可否过来指点一下? (0篇回复)
- 如何不让Quartus2生成这些后缀的文件? (0篇回复)
- 有关moore,mealy两种状态机的教程吗? (2篇回复)
- CPLD可以接几个晶振 (0篇回复)
- 谁用过synplicity 的 Certify (0篇回复)
- [求教]关于VHDL变量在状态机中赋值的问题 (0篇回复)
- 谁使用过STRATIX1S10这块板子? (0篇回复)
- [求助]assign package pins时出问题 (0篇回复)
- [求助]ISE在VHDL中怎样使用一个编译好的SCH资源? (0篇回复)
- 请教:不同的工艺库仿真时对不定态的处理问题 (1篇回复)
- CPLD接RC滤波器问题 (0篇回复)
- VHDL生成图元以后,在原理图文件中使用 (1篇回复)
- CPLD 8051内核的BDF (0篇回复)
- 我的状态机是怎么回事?? (1篇回复)
- 状态机的问题,请教高手关于状态机的研究思路 (0篇回复)
- VHDL编好程序后加载到CPLD中数据紊乱问题??? (1篇回复)
- 高手发一下基于VERILOG的状态机, (1篇回复)
- CPLD语言:想用一个模块实现延迟功能,并且能够在仿真中看出 (1篇回复)
- EDIF规范的链接包含LPM规范 (0篇回复)
- 请教时钟选择器的程序 (0篇回复)
- 在VHDL 里想用FORCE ,应该用什么命令呢? (0篇回复)
- VHDL设计一个T接线器 (1篇回复)
- fpga高难度 的程序 (0篇回复)
- 请教:在开发板里面需要时钟的处理? (1篇回复)
- cpld的数据存储如何实现的CPLD如和把一个数存在cpld里面呢 (1篇回复)
- 请问有DLL的最小的CPLD有什么型号可以选择的? (1篇回复)
- cpld中如何输出高阻态:引脚定义为inout,但是综合时出现错误 (1篇回复)
- maxII的封装图怎么显示不了vccint管脚和vcci/o管脚啊? (1篇回复)
- 连续信号的延时输出 (1篇回复)
- 基于FPGA\CPLD的车载DVD位控系统 (1篇回复)
- 编写高效的测试设计(testbenches)---8 (0篇回复)
- 关于EPM7128S与计算机串行通信的问题 (1篇回复)
- Debussy5.2使用问题 (1篇回复)
- ultraedit 为什么用注册机产生注册码后,每次打开ultraedit都提示我用的是试用版 (2篇回复)
- 关于USB主机与设备的问题 (1篇回复)
- 问个问题:“锁存器建模时,用非阻塞赋值”为什么不可以用阻塞呢? (0篇回复)